PLD可编程逻辑器件PLD.pptVIP

第四节 通用逻辑阵列GAL 16个输入引脚：2~9固定做输入引脚 1、11、12、13、14、17、18、19可设置成输入引脚 输出引脚： 12、13、14、15、16、17、18、19 阵列规模：64（与）?32（输入） （一）GAL器件结构和特点 1. GAL16V8的基本结构 8个输入缓冲器 8个输出反馈缓冲器 一个共用时钟CLK 8个输出缓冲器 8个OLMC 输入端数量 输出端数量 2. GAL输出逻辑宏单元OLMC的组成 或门：输入端共八个乘积项，一个乘积项来自于选择器PTMUX 第四节 通用逻辑阵列GAL 异或门：当XOR(n)=1时，异或门起反相作用； 当XOR(n)=0时，异或门起同相作用。 状态存储器，构成时序电路 PTMUX—选择与阵列输出的第一个乘积项或低电平 四个数据选择器： TSMUX—选择三态缓冲器的控制信号 芯片统一OE信号 与阵列第一个乘积项 高电平 低电平 FMUX—与阵列反馈信号的来源 触发器的反相输出Q 本单元的输出 相邻单元的输出 固定低电平 时钟控制 使能控制 组合输出 时序输出 OMUX—选择输出方式 编程元件：AC1(n)、 AC0—编程实现 3. 输出逻辑宏单元OLMC输出结构 专用输入组态 专用输出组态 组合输入/输出组态 寄存器组态 寄存器组合I/O组态 五种基