双稳态触发器.pptVIP

CP 时序图 1 2 3 4 5 6 7 8 Q2 Q0 Q1 若CP的频率为f0，则Q0、Q1、 Q2的频率分别为f0／2， f0／4， f0／8。所以计数器有分频作用。 第29页，共46页，编辑于2022年，星期五 一个触发器可表示一位二进制数，N个触发器可表示N位二进制数，构成N位二进制计数器，也可称为2N进制计数器。可计（2N－1）个脉冲，实现2N分频。 如：四触发器构成的计数器，称为2N＝16进制计数器。可计15个脉冲，实现16分频。 D触发器构成的异步二进制加法计数器 F1 Q CP D Q0 Q2 F0 Q D F2 Q D Q1 第30页，共46页，编辑于2022年，星期五 异步二进制减法计数器 F1 J Q CP K Q0 Q2 F0 J Q K F2 J Q K Q1 J0＝K0＝1 J1＝K1＝1 J2＝K2＝1 CP1＝Q0 CP2＝Q1 0 076543210 计数顺序 等效十进制数 Q2 Q1 Q0 1 0 1 1 1 1 0 1 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 1 1 2 3 4 5 6 7 8 后端触发器的CP引自前端的Q,故前端触发器由 0→1时，后端才发生翻转。 1 0 1 状态表 第31页，共46页，编辑于2022年，星期五 时序图 CP 1 2 3 4 5 6 7 8 Q2 Q0 Q1 思考题：若用D触发器组成异步二进制减法计数器，应如何连接 第32页，共46页，编辑于2022年，星期五 二、同步二进制计数器 F1 J Q CP K Q0 Q2 F0 J Q K F2 J Q K Q1 ＆ J0＝K0＝1 J1＝K1＝Q0 J2＝K2＝ Q0 Q1 翻转条件： Q0＝1，F1翻转 Q0 Q1 ＝1，F2翻转 触发器在满足翻转条件的情况下，CP脉冲到来时可同时翻转，其速度比异步式快。 第33页，共46页，编辑于2022年，星期五 第1页，共46页，编辑于2022年，星期五 时序逻辑电路与输出状态不仅与输入变量有关，而且还与系统先前的状态有关。 时序逻辑电路的特点： ①包括组合逻辑电路和具有记忆功能的电路或反馈延迟电路。 ②输入、输出之间至少有一条反馈路径。 触发器是时序逻辑电路的基本单元，是一种具有记忆功能的逻辑电路。能够储存一位二值信号。 第一斯密特触发器节 基本双稳态触发器 第2页，共46页，编辑于2022年，星期五 双稳态触发器的特点： ⑴ 具有两个能自行保持的稳定状态； ⑵ 根据不同的输入信号可以置成“1”状态或“0”状态； ⑶ 在输入信号消失后，如果没有新的信号输入，能够保持原状态，直至下一个新的信号输入为止。 第3页，共46页，编辑于2022年，星期五 基本R－S 触发器 RD SD Q 0 1 1 0 1 1 0 0 Q 0 1 1 0 两个输出端反相，规定Q的状态为触发器的状态。即Q＝0，Q=1时，称触发器为0态，又称复位； Q＝1，Q=0时，称触发器为1态，又称置位。 不 变 *不 定 RD＝0，SD=1 触发器复位为0态，称RD为复位端；RD＝1，SD=0 触发器置位为1 态，称SD为置位端。 ＆A ＆B Q SD RD Q RD、SD同为1， 触发器保持原状态； RD、SD同为0，触发器状态无法确定，此情况应避免。 第4页，共46页，编辑于2022年，星期五 与非门组成的R－S触发器为负脉冲有效。 基本R－S触发器的约束条件是 RD＋SD＝1 逻辑符号 Q RD SD Q 负脉冲有效 基本R－S触发器的优点： 结构简单，具有记忆功能。 基本R－S触发器的缺点： 输出直接受输入控制，具 有不定状态。 第5页，共46页，编辑于2022年，星期五 第二节 钟控双稳态触发器 钟控R－S 触发器 J K 触发器 D触发器 T′－T 触发器 触发器逻辑功能的转换 触发器应用 第6页，共46页，编辑于2022年，星期五 一、钟控R－S 触发器 为使触发器能按要求在某一时间翻转，外加一时钟脉冲CP来控制。 ＆B ＆A Q Q SD RD ＆C ＆D CP R S R S Qn+1 0 0 0 1 1 0 1 1 1 0 不定 CP=0， CP=1， Qn C