4数字集成电路设计第四讲PLD与Verilog.pptVIP

* 计算公式： Tclock = Tclock-Q-max +Tlogic-max +Tsetup-max + Tskew 时序裕度slack=需要数据到达的时刻-数据实际到达的时刻 当slack为正时，表示电路时钟周期比不等式右边的总和要大，不等式满足，数据就能正确地被触发器采集； 反之，当slack为负，表示时钟周期比不等式右边的总和要小，（即数据实际到达的时刻比需要达到的时刻晚），数据不能正确地被采集到，这种情况就叫做建立时间违背 setup time volations。 本例中时序裕度slack=4.5ns-3.93ns=+0.57ns，因此数据能够正确的被打入时序单元，建立时间没违背。 例：分析建立时间是否违背？ * 例：分析建立时间是否违背？ 如果把本例的已知条件时钟周期改为4ns(即时钟频率更高f=250MHz)，其它条件均不变，建立时间又是否违背呢？ * 7.3.3　概念：保持时间违背 左边DFF1是发送触发器，右边DFF2 是接收触发器， Thold-max + Tskew = Tclock-Q-min +Tlogic-min * 4.1　连续/持续赋值 4.2　过程块与always块@(敏感量)解释 4.3　阻塞赋值和非阻塞赋值 4.4　过程块内部使用的条件语句 4.5　过程块内部使用的循环语句 4.6　function和t