第5章 TMS320F2812片内外设模块.ppt

精选ppt （2）比较方式控制寄存器ACTRA/B SVRDIR D2 D1 D0 CMP6ACT1 D15 D14 D13 D12 D11 D10 D9 D8 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 CMP6ACT0 CMP5ACT1 CMP5ACT0 CMP4ACT1 CMP4ACT0 CMP3ACT1 CMP3ACT0 CMP2ACT1 CMP2ACT0 CMP1ACT1 CMP1ACT0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 （3）死区控制寄存器DBTCONA/B DB Timer Enable 0 = disable 1 = enable DB Timer Prescaler预定标控制位 000 = x/1 100 = x/16 001 = x/2 101 = x/32 010 = x/4 110 = x/32 011 = x/8 111 = x/32 (x为高速外设时钟频率 DB Timer Period 7 6 5 4 2 0 1 3 15 14 13 12 10 8 9 11 DBT3 DBT0 DBT1 DBT2 reserved reserved reserved reserved EDBT3 EDBT2 EDBT1 DBTPS2 DBTPS1 reserved reserved DBTPS0 5.1.3 捕获单元与正交编码脉冲电路 用于捕获输入引脚上的跳变。 EV有6个捕获单元，EVA对应 CAP1、CAP2和CAP3；EVB对应CAP4、CAP5和CAP6。 每个捕获单元都有相应的捕获输入引脚。 捕获单元功能模块 (EVA) PWM Circuits PWM Circuits PWM Circuits Output Logic Output Logic Output Logic GP Timer 1 Compare GP Timer 1 GP Timer 2 Compare GP Timer 2 Compare Unit 1 Compare Unit 2 Compare Unit 3 Capture Units 捕获单元 MUX QEP Circuit Output Logic Output Logic EV Control Registers / Logic Reset PIE TCLKINA / TDIRA / 2 ADC Start Data Bus ? CLK DIR ? ? T1PWM_T1CMP T2PWM_T2CMP PWM1 PWM2 PWM3 PWM4 PWM5 PWM6 CAP1/QEP1 CAP2/QEP2 CAP3/QEPI1 ? 正交编码电路 1.捕获单元 （1）捕获单元模块的基本结构 EVB模块的捕获单元与EVA相似，仅寄存器名称不同 EVA/B中的每个捕获单元均具有 √ 1个16位的捕获控制寄存器CAPCONA/B √ 1个16位的捕获FIFO状态寄存器CAPFIFOA/B √ 1个16位2级深的FIFO堆栈和1个施密特触发的捕获输入引脚CAPx（所有的输入引脚都由CPU时钟同步，为了捕获到输入跳变信号，输入的当前电平必须保持两个CPU时钟周期。） √输入引脚CAP1/2，CAP3/4也可用作QEP电路的输入引脚 通用定时器1和2（EVA），通用定时器3和4（EVB）可选择作为捕获单元时基。 √EVA模块的CAP1/2必须共用一个定时器（1或2），CAP3单独使用一个定时器 （2或1）； √ EVB模块的CAP4/5必须共用一个定时器（3或4），CAP6单独使用一个定时器（4或3）。 捕获单元功能框图 (EVA) Can latch on: rising edge falling edge both TTL Signal min. valid width: 2 CPUCLK lo 2 CPUCLK hi GP Timer 1 Counter T1CNT . 15 - 0 Edge Detect CAP3TOADC CAP1,2,3 MUX GP Timer 2 Counter T