第1章微电子概论概述.pptVIP

IDM与Fabless集成电路实现 集成电路发展的前三十年中，设计、制造和封装都是集中在半导体生产厂家内进行的，称之为一体化制造（IDM，Integrated Device Manufacture）的集成电路实现模式。 近十年以来，电路设计、工艺制造和封装开始分立运行，这为发展无生产线（Fabless）集成电路设计提供了条件，为微电子领域发展知识经济提供了条件。 Fabless and Foundry: Definition无生产线与代工: 定义 What is Fabless? IC Design based on foundries, i.e. IC Design unit without any process owned by itself. What is Foundry? IC manufactory purely supporting fabless IC designers, i.e. IC manufactory without any IC design entity of itself Relation of FF(无生产线与代工的关系) Layout Chip Design kits Internet Foundry Fabless 设计单位 代工单位 首先，代工单位将经过前期开发确定的一套工艺设计文件PDK（Process Design Kits）通过因特网传送（或光盘等媒质邮寄）给设计单位，这是一次信息流过程。PDK文件包括工艺电路模拟用的器件的SPICE参数，版图设计用的层次定义、设计规则、晶体管、电阻、电容等元件和通孔（via）、焊盘等基本结构的版图，与设计工具关联的设计规则检查DRC（Design Rule check）、参数提取（EXTraction）和版图电路图对照LVS（Layout-vs-Schematic）用的文件。 Process Design Kits 设计单位根据研究项目提出的技术指标，在自己掌握的电路和系统知识基础上，利用PDK提供的工艺数据和CAD/EDA工具，进行电路设计、电路仿真（或称之为“模拟”）和优化、版图设计、设计规则检查DRC、参数提取和版图电路图对照LVS，最终生成通常以—种称之为GDS-II格式的版图文件，目前基本上都是通过因特网传送给代工单位。这也是一次信息流过程。 设计 代工单位根据设计单位提供的GDS-II格式的版图数据，首先制作掩膜（Mask），将版图数据定义的图形固化到铬板等材料的一套掩膜上。一张掩膜一方面对应于版图设计中一层的图形，另一方面对应于芯片制作中的一道或多道工艺。正是在一张张掩膜的参与下，工艺工程师完成芯片的流水式加工，将版图数据定义的图形最终有序地固化到芯片上。这一过程通常简称为“流片”。根据掩膜的数目和工艺的自动化程度，一次流片的周期约为2个月。代工单位完成芯片加工后，根据路程远近，利用飞机等不同的快速运输工具寄送给设计单位。 制造 设计单位对芯片进行参数测试和性能评估，符合技术要求时，进入系统应用。从而完成一次集成电路设计、制造和测试与应用的全过程。否则就需进行改进和优化，才能进入下一次循环。 测试 1.1 集成电路的发展 1.2 集成电路设计流程及设计环境 1.3 集成电路制造途径 1.4 集成电路设计知识范围 表1.4 国内可用Foundry(代客户加工)厂家 国内在建、筹建Foundry(代客户加工)厂家 上海:“中芯”，8”,0.25?m, 2001.10 “宏力”，8”,0.25?m, 2002.10 “华虹-II”，8”,0.25?m, 筹建 台积电(TSMC),已宣布在松江建厂 北京: 首钢NEC, 8”,0.25?m,筹建 天津: Motolora, 8”,0.25?m, 动工 苏州: 联华(UMC),已宣布在苏州建厂 表1-5 境外主要代工厂家所在的地区和其主导（特有）工艺 芯片工程与多项目晶圆计划 Many ICs for different projects are laid on one macro-IC and fabricated on wafers The costs of masks and fabrication is divided by all users. Thus, the cost paid by a single project is low enough especially for RD（研发） The risk of the IC’s RD becomes low Single IC Macro-IC MPW (layout) (layout/masks) (wafer?macro-