CMOS模拟集成电路版图设计：基础、方法与验证 PPT课件 第五章 Calibre验证文件.ppt

* 修改示例：DRC rule添加方法（1） 以pdio18e2r器件为例，讲述DRC rule添加方法。 第一步先对纸质Design rule进行分析，常见关于P注入区域检查如下面CK_A\CK_B所示。其中CK_A为P 注入区域包裹有源区不得少于某固定距离，假定其为0.1um。CK_B为P 注入到N 注入有源区不得少于某固定距离，假定其为0.2um。 CK_A与CK_B具体含义 * Calibre验证文件 * 提纲 Virtuoso Techfile Virtuoso Layer Map Virtuoso Symbol CDF SVRF语言 DRC规则 LVS（PEX）规则 * Calibre概述 在20世纪60年代，工程师使用手工的方式设计版图，物理验证也是通过手工的方式进行。当时的检查方式是工程师肉眼检查晶体管的各端口连接，待结果确认无误后，再用手工的方式将图形绘制到胶片上进行后续步骤。完成检查时长可能需要几天或者几周，效率低且出错几率较大。 早期的验证软件有Silvar-Lisco的GARDS和ECAD公司的Dracula。这些软件都是基于平面化（Flatten）的数据验证工具，输入文件格式均为GDS。由于平面化的验证方式需要逐层检查的方式来进行验证，所以极为消耗服务器内存，且验证时间较长。 在20世纪90年代早期，在设计规则越来越复杂、数据量越来越大、工艺越来越先进的情况下，基于平面化的验证工具逐渐力不从心，层次化处理技术（Hierarchical process）则在物理验证中越来越多地被提及。Calibre、Assura、Diva等均为这个时代出现的产品。 * Calibre概述 到了现代，在芯片最终投片（Tape-out）前的验证过程中，物理验证（Physical Verification）已是必不可少的一个关键步骤。目前，物理验证的主流工具是Mentor的Calibre，它占有绝大部分物理验证市场。 Calibre作为一款功能强大的IC设计物理验证软件，包括了设计规则检查（DRC）、版图与原理图一致性检查（LVS）、电学规则检查（ERC）、版图寄生提取（PEX）等诸多验证功能。因此，合理使用Calibre，可以完成大量重复性强，且易出错的人工检查内容，提高工程师进行物理验证的效率。故此对Calibre进行专门的学习也是尤为必要的。 * Virtuoso Techfile Techfile一般包含的类别： controls，定义了工艺的方阻、Techfile单位等可在techfile中使用的数据信息。 LayerDefinitions，定义了techfile中使用的物理层信息。 LayerRules，定义了techfile中层的基本属性，电流密度等信息。 Devices，定义了Via孔的Device信息（如M1-Poly等），MPP（Multiple Path Templates）等方面的信息。 本章将首先基于CMOS 55nm工艺使用Virtuoso构建一个新器件（二极管）平台，在此基础上，对相应Calibre文件进行修改，使得验证文件可以对新增器件进行相关验证。 构建新器件，需要从Virtuoso Techfile文件入手。Virtuoso Techfile是Virtuoso软件的工艺技术文件，它是Virtuoso软件的重要输入文件之一，也是Calibre验证文件重要参考文件 * Virtuoso Techfile实例（1） 假定需要加入新器件二极管pdio18e2r，其seed layer定义为DIO_DEF*P 注入*有源区*N阱。可见需要添加新的器件定义层来进行器件识别。拟添加的层为该二极管识别层DIO_DEF层。 在Techfile找到techlayer，使用还未使用的层号进行layer添加（下图展示了DIO_DEF的添加结果，层号为138:0。） techfile中DIO_DEF添加 * Virtuoso Techfile实例（2） techLayerPurposePriorities修改 在Techfile中找到techLayerPurposePriorities，添加新增层信息 在techDisplays添加显示相关信息 techDisplays修改 * Virtuoso Techfile实例（3） 找到streamLayers，补充层号信息。注意这里的层号需要与Layer Map及DRC LVS等rule中的层号保持一致。 streamLayers修改 完成以上操作后，保存文件并退出。在Viruot