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PAGE 1 PAGE 1 基于FPGA的卷积码译码器的方案 卷积码是深度空间通信系统和无线通信系统中常用的一种差错掌握编码。它克服了分组码由于以码块为单位编译码而使分组间的相关信息丢失的缺点。（2，1，8）卷积码在2G、3G通信系统中得到了广泛的运用。CDMA/IS-95系统的前向信道[3]、CDMA20001x的前反向链路都使用了生成多项式为（561，753）码率为1/2的（2，1，8）卷积码。针对目前卷积码译码器占用资源较多，工作频率较低的缺点，本文设计了一种新的基于FPGA的（2，1，8）卷积码译码器。该译码器工作频率高，输出时延小，占用资源少。 1 （2，1，8）卷积码译码器的总体设计  本文所实现的（2，1，8）卷积码译码器是基于维特比算法的硬判决译码器。整个系统分为启动单元、中间处理单元、译码输出单元3个单元模块。系统总体结构图如图1所示。对（2，1，8）卷积码译码器，启动单元处理的是前8个输入的码字，中间处理单元处理的是后续输入的码字。译码输出单元实现对译码器译出码字的输出。本设计中，各状态节点的路径度量和幸存路径均采纳FPGA片内的寄存器作为存储主体，即采纳的是寄存器交换法。这样译码输出时不用回溯，能极大提高译码器的译码速率。   2 （2，1，8）卷积码译码器各模块设计  2.1 启动单元模块  （2，