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PAGE 1 PAGE 1 基于FPGA的Viterbi译码器设计及实现 卷积码是广泛应用于卫星通信、无线通信等各种通信系统的信道编码方式。Viterbi算法是一种似然译码算法。在码的约束度较小时，它比其它概率译码算法效率更高、速度更快，译码器的硬件结构比较简洁。随着可编程规律技术的不断进展，其高密度、低功耗、使用敏捷、设计快速、成本低廉、现场可编程和反复可编程等特性，使FPGA逐步成为Viterbi译码器设计的方法。项目目的是用FPGA实现一个Viterbi译码器。 一、译码器功能分析  译码器是一种具有“翻译”功能的规律电路，这种电路能将输入二进制代码的各种状态，根据其原意翻译成对应的输出信号。Viterbi译码器是以Viterbi算法为基础设计的一种译码器，译码器主要由五部分组成：分支度量单元（Branch Metric Unit）、加比选单元（Add-Compare-Select Unit）、幸存路径管理单元（Survivor Management Unit）、判输出单元（Decide-Output Unit）和掌握单元（Control Unit）。其整体结构如图1。   图1 译码器结构框图  各单元之间的相互关系如下：接收到的输入数据首先被送入各分支度量单元中计算出相应的分支路径距离；加比选单元将旧的状态路径度量与相应