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CPU Cache 主存 5.3.1 Cache的工作原理 Cache的基本结构 块 块 块 块 标号 标号 标号 标号 Cache 的基本结构 块 块 主存 5.3.2 Cache — 主存地址映射 Cache的通用结构 1) Cache的数据组织结构 有效 有效 标记 0 1 2 … … b-1 0 1 2 … … b-1 . . . 有效 有效 标记 标记 0 1 2 … … b-1 0 1 2 … … b-1 . . . 组0： 组S-1： 每个数据块1个有效位 每个数据块B（=2b）个字节 每组E个数据块 每个数据块t个标记位 共S（=2s）组 Cache的容量C=S×E×B 字节 ………. 标记 5.3.1 Cache的工作原理 Cache的有关术语 数据块（Block）：Cache与主存的基本划分单位，也是主存与Cache一次交换数据的最小单位，由多个字节（字）组成，取决与主存一次读写操作所能完成的数据字节数 标记（Tag）：地址标记，Cache每一Block具有一个唯一的标记，用来指明该Block中的数据属于主存中哪个数据Block的副本 组(Set)：若干块(Block)构成一个组，地址比较一般能在组内各块间同时进行 5.3.2 Cache — 主存地址映射 1. 直接映射：Cache每组只有一个数据块 映射关系：主存中的某一块 J 映射到Cache中的固定块 K， K ＝ J Mod M(M是Cache包含的块数) 主存中的每一 块只能被放置到 Cache中唯一的 一个位置 空间利用率最 低，冲突概率最 高，实现最简单 5.3.2 Cache — 主存地址映射 2. 全相联映射 Cache中只有一个组 主存中的某一Block可以映射到Cache中的任意一Blcok 空间利用率 最高，冲突概 率最低，实现 最复杂 5.3.2 Cache — 主存地址映射 3. 组相联映射（Set Associative Mapping） 映射关系：Cache 分成 K 组，每组分成 L 块；主存的块 J 以下列原则映射到 Cache 的组 I 中的任何一块： I = J mod K 存储访问的局部性原理 指程序在执行的过程中，对存储器中的内容的访问不是随机的，而是相对集中的 5.1.3 存储器的层次结构 层次结构存储系统 分以下六个部分介绍 第一讲：存储器概述 第二讲：主存模块的连接和扩展 第三讲：高速缓冲存储器(cache) 程序访问的局部性、Ｃache的基本工作原理 Ｃache行和主存块之间的映射方式 Cache读写一致性问题 0,0 15,0 15,7 0,7 读/写控制电路 地 址 译 码 器 字线 0 15 …… …… 16×8矩阵 … … …… 0 7 D 0 7 D 位线 读 / 写选通 A 3 A 2 A 1 A 0 … … 0 0 0 0 0,0 0,7 … 0 …… 0 7 …… D 0 7 D 读 / 写选通 基本特征 每根位线与同一位的所有存储位元连接 每根字线仅与同一存储单元的所有存储位元连接 字片式存储体阵列组织 一般SRAM为字片式芯片，只在字线上译码，同时读出字线上所有位！ A 1 A 0 0,3 0,0 3,0 3,3 Y 地址译码器 X 地 址 译 码 器 4×4 矩阵 … … A 3 I/O 2 A Y 0 Y 3 X 0 X 3 D 读/写 … … 位片式存储体阵列组织 0 0 0 0 0,0 3,0 0,3 … … I/O D 0,0 读 基本特征 将部分译码功能移到存储矩阵内部 位片式在字方向和位方向扩充，需要有片选信号 DRAM芯片都是位片式 2-4地址译码器 C00 C10 C20 C30 C40 C50 C60 C70 C80 C90 C100 C110 C120 C130 C140 C150 2-4地址译码器 C07 C17 C27 C37 C77 C117 C157 ……………… 图5.6 16×1字节重合法结构示意图 A0 A1 A2 A3 X0 X1 X2 X4 Y0 Y1 Y2 Y3 D0 D7 读写电路 D0 D7 …… …… 7bit 0bit 1.主存储器的基本组成 存储体 地址驱动器 地址译码器 MAR存储器地址寄存器 时序控制 电路 读 写 电 路 MDR 存储器数据寄存器 . . . . . . . . . .