沈阳理工EDA数字秒表课程设计报告.docVIP

沈阳理工大学课程设计专业纸 目录 TOC \o 1-3 \h \z \u 1设计实验目的 1 2设计要求和任务 1 3数字秒表组成及功能 1 4总体设计思路及原理描述 2 4.1设计思路 2 4.2 系统框图 2 5数字秒表顶层设计 3 6数字秒表内部设计 4 6.1分频器 4 6.2十进制计数器 5 6.3六进制计数器 6 6.4二十四进制计数器 7 6.5数据选择和数码管选择模块 8 6.6数码管驱动模块 9 7数字秒表仿真波形 10 8实验总结 13 9参考文献 13 PAGE 13 1设计实验目的 在Quartus II软件平台上，熟练运用VHDL语言，完成数字秒表设计的软件编程、编译、综合、仿真。 2设计要求和任务 数字秒表主要由：分频器、扫描显示译码器、一百进制计数器、六十进制计数器（或十进制计数器与6进制计数器）、十二进制计数器（或二十四进制计数器）电路组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，数字秒表需有清零控制端，以及启动控制端、保持保持，以便数字时钟能随意停止及启动。 数字秒表显示由时（12或24进制任选）、分（60进制）、秒（60进制）、百分之一秒（一百进制）组成，利用扫描显示译码电路在八个数码管显示。 能够完成清零、启动、保持功能。 时、分、秒、百分之一秒显示准确。 3数字秒表组成及功能 1、分频率器：用来产生100HZ计时脉冲； 2、二十四进制计数器：对时进行计数； 3、六进制计数器：分别对秒十位和分十位进行计数； 4、十进制计数器：分别对秒个位和分个位进行计数； 5、扫描显示译码器：完成对7字段数码管显示的控制； 4总体设计思路及原理描述 4.1设计思路 根据电路持点，用层次设计概念。将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口，同时加深层次化设计概念； 软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目录下的同一设计，如何融合； 适配划分前后的仿真内容有何不同概念，仿真信号对象有何不同，有更深一步了解。熟悉了CPLD/FPGA设计的调试过程中手段的多样化； 所有模块尽量采用VHDL语言设计。 4.2 系统框图 　　 图4.1系统组成框图 5数字秒表顶层设计 外部输入：启动/停止信号（start）； 10MHZ的时钟信号（clk）； 清零信号（clr）； 外部输出：位选控制信号（sel0、sel1、sel2）； 7段数码管显示信号（led0、led1、led2、led3、led4、led5、led6、led7）； 数字秒表顶层设计原理图如图所示： 图5.1数字秒表顶层原理图 6数字秒表内部设计 6.1分频器 功能：将10MHz的时钟信号转换成100Hz的计时脉冲，使秒表正常工作。 分频器原理图如图所示： 图6.1分频器 分频器源程序： library ieee; use ieee.std_logic_1164.all; entity div is port(clr,clk: in bit;q: buffer bit); end div; architecture a of div is signal counter:integer range 0 to 49999;--10MHz的时钟转100Hz begin process(clr,clk) begin if (clk=1 and clkevent) then if clr=1 then counter=0; elsif counter=49999 then counter=0; q= not q;--高低电平的周期 else counter=counter+1; end if; end if; end process; end a; 6.2十进制计数器 模块功能：通过在计时脉冲的作用下进行逢十进一，从而完成对秒个位和分个位进行计数的功能。 十进制计数器原理图如图所示： 图6.2 十进制计数器 十进制计数器源程序如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity co