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华南理工大学数字系统设计实验2报告 华南理工大学数字系统设计实验2报告 华南理工大学数字系统设计实验2报告 实验二组合逻辑、时序逻辑根本模块电路设计 地 点： 31号楼 312房； 实验台号： 12 实验日期与时间： 2021年11月24日 评 分： 预习检查纪录： 批阅教师： 报告内容： 一、实验要求 完成3-8译码器的仿真实验设计，并且将编译好的程序生成可下载文件，将生成文 件经过USB-blaster为FPGA编程； 设计一个将系统时钟50MHz分频为1Hz的时钟的分频器，并且将编译好的程序生 成可下载文件，将生成文件经过USB-blaster为FPGA编程； 依据?USB-blaster驱动安装教程?安装完usb-blaster驱动，并且完成下载； 会查察芯片资料，比方数据手册，进而完成实验设计； 借助younever_v1.2信号分配表，学会在下载编程时，正确分配引脚。 二、实验内容 13-8译码器设计 1.1设计要求 1) 3个译码输入端A、B、C，分别对应开发板上表示为 ONDIP的2,3,4 2) EN为使能端〔低电平有效〕，对应开发板上表示为 ONDIP的1管脚 Y为译码输出，8位位矢量种类。D3至D10 输入采用电平开关，译码输出采用LED指示灯显示 5〕管脚对应见表2所示的信号分配表。 6〕译码表以下表1： 1 表1译码表 表2 信号分配表 编号 信号名 信号说明 EP2C8Q208 1 50MHz 主时钟 Bank1_23_I 2 SW0 按下为低电平 Bank2_208_IO 3 SW1 按下为低电平 Bank2_198_IO 4 SW2 按下为低电平 Bank2_201_IO 5 SW3 按下为低电平 Bank2_199_IO 6 LED0 低电平点亮 Bank2_207_IO 7 LED1 低电平点亮 Bank2_203_IO 8 LED2 低电平点亮 Bank2_206_IO 9 LED3 低电平点亮 Bank2_205_IO 10 LED4 低电平点亮 Bank2_200_IO 11 LED5 低电平点亮 Bank2_195_IO 2 1.2设计思路 个译码输入端A、B、C，EN为使能端，Y[0]到Y[7]为输出端。其中，输入和输出的逻辑关系见表1。整体设计见图1。使用到case语句和if语句 图13-8译码器输入输出框架 1.3VHDL描述 用QuartusII9.0设计3-8译码器，代码以下： --------------------------------------------------------- VHDLexperience2 ChenYirong --------------------------------------------------------- includelibrary LIBRARYIEEE;--IEEELibrary --includepackage USEIEEE.std_logic_1164.ALL;--usepackage USEIEEE.std_logic_unsigned.all; --------------------------------------------------------- 3 --introduceentity ENTITYyimaqi38IS--shiti PORT( A,B,C,EN:INstd_logic;--A,B,CisINPUTandENisshinengduan :OUTstd_logic_vector(7downto0) ); ENDENTITY; --------------------------------------------------------- --describearchitecture ARCHITECTUREyimaqi38_archOFyimaqi38IS--structure SIGNALABC:std_logic_vector(2downto0); BEGIN ABC=ABC; PROCESS(ABC,EN) BEGIN IF(EN=0)THEN--whenENislow,ABCisvalidinput caseABCis when111=Y--0 when110=Y--1 when101=Y--2 when100=Y--3 when011=Y--4 when010=Y--5 when001=Y--6 when000=Y--7 whenothers=Y=XXXXXXXX; endcase; ELSE Y=111111