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基于FPGA的乘法器设计 信息科学与技术学院课程题电子eda技术课程设计 目： 目录 中文摘要………………………………………………………………2外文摘要…………………………………………………………………………21．绪论…………………………………………………………………………31.1概述………………………………………………………………31.2vhdl简介………………………………………………………………………31.3实验平台…………………………………………………………52．乘法器初步设计…………………………………………………………………62.1设计思想………………………………………………………………62.2乘法器原理…………………………………………………………………62.3乘法器设计流程……………………………………………………………73.乘法器具体设计…………………………………………………………………93.1右移寄存器的设计……………………………………………………………93.2加法器模块的设计…………………………………………………………93.3乘1模块设计………………………………………………………………103.4锁存器模块设计……………………………………………………………114.乘法器仿真…………………………………………………………………134.18位加法器仿真…………………………………………………………134.2乘1模块仿真………………………………………………………134.3锁存器模块仿真…………………………………………………………144.48位乘法器仿真……………………………………………………………144.5总仿真图…………………………………………………………………15参考文献…………………………………………………………………………16 1 摘要 在微处理器芯片中，乘法器就是展开数字信号处理的核心，同时也就是微处理器中展开数据处理的关键部件，它已经就是现代计算机必不可少的一部分。本文主要就是是如何运用标准硬件描述语言（vhdl）顺利完成十六位乘法器，以及如何搞二进制位相加的运算过程。该乘法器就是由十六位加法器形成的以时序方式设计十六位乘法器，通过逐项移位相乘去同时实现乘法功能，并以quartus_ii9.1软件工具展开演示，仿真并不予表明。 关键字：乘法器；标准硬件描述语言（vhdl）；移位相加；quartus_ii9.1 abstract keywords:multiplier;standardhardwaredescriptionlanguage(vhdl);shiftsum;quartus_ii9.1 2 1．绪论 1.1详述 本课题的设计来源是基于标准硬件描述语言（veryhighspeedintegratedcircuithardwaredescriptionlanguage,vhdl）及quartus_ii9.1软件开发工具的进行模拟仿真的16位乘法器，用于实现32位移位相加乘法器的乘法运算功能。 本课题的研究现状：乘法器就是定点处理器的主要组成部分，其速度就是影响cpu速度的关键因素。乘法器也就是数字信号处理（dsp)、系统级芯片（soc)的关键部件。在最新的处理器中乘法器除了轻易做为运算部件外，还用作快速地址切换、数组串行和其他整数操作方式。随着科研生产地运算速度建议的提升，对乘法器性能的建议也在不断地提高。booth算法、wallace树、cla等技术的发生也使乘法器设计的技术日益明朗。而相同的应用领域背景又建议在相同的算法和同时实现之间展开挑选，权衡电路鬼名模和性能，达至特定条件下的最优设计。 本次设计的目的就是在掌握移位相加十六位乘法器的工作原理，了解并学习掌握vhdl硬件描述语言的设计方法和思想，通过自己学习的vhdl语言结合以前电子电路的设计知识理论联系实际，掌握所学的课程知识，学习vhdl基本单元电路的综合设计应用。通过对十六位二进制乘法器的设计，巩固和综合运用所学课程，加深对数字电路和vhdl基本单元的理解，并借助quartus_ii9.1软件开发工具这个平台进行仿真，理论联系实际，提高设计能力，提高分析、解决计算机技术实际问题的独立工作能力。通过课程设计深入理解vhdl语言的精髓，达到课程设计的目标，加法器的设计可以加深对门电路的理解，乘法器的设计可以使对计算机怎样工作有了更深了解。本设计的主要难点包括： 1）通过分析算术逻辑单元（alu）的硬件结构工作过程的分析，深入细致认知alu的工作原理和设计方法，进而确认alu的总体结构，以及各层次模块的功能和结构，并介