主从触发器课件.pptVIP

又叫作“脉冲触发的触发器” 希望在每个CP（时钟）周期内输出端的状态只能改变一次 * 从触发器状态不会多次翻转，意味着输出状态在一个时钟周期内不会多次翻转。 解决了输出的问题。 * 输出端Q和~Q（从触发器）作为一对附加的控制信号接回到输入端； 这一对 反馈线通常在制造集成电路时已经在内部连好，为了与主从RS区别，输入端记为J,K 代入： J~Q+~(KQ)Q=J~Q+~KQ+~QQ=J~Q+~KQ 黑板上画出JK触发器的内电路 * 黑板上对应JK触发器的图 (0) 设从触发器和主触发器的初始状态都为“0”，即Q从=Q主=0； 在t1时刻，时钟脉冲到达，从触发器被封锁，此时J=0和K=1（K端还有导引控制信号，附加的控制信号Q=0），故主触发器的状态保持不变； 在t2时刻，J端信号发生变化；由“0”到“1”，使主触发器置1，故Q主=1；（此时虽然K=1，但是由于Q=Q从=0，被封锁，相当于R=0） 在t3时刻，J又由“1‘变回”0“，对主触发器而言，处于保持状态（相当于R=0,S=0），这次主触发器不随J的变化而变化； 到t4时刻时钟正脉冲结束，主触发器被封锁，从触发器 的新状态取 主触发器后来稳定的新状态，即Q从(n+1)=Q主(n+1)=1 对于下降沿时刻，Q从老状态到新状态的变化，与该时刻的JK触发器的状态表不符； (6)在第2个时钟信号到来之前，Q主=1，Q从=1; (7)在t5时刻，第二个时钟脉冲到来，此时，J=0, K=1，对主触发器而言相当于（R=1,S=0），主触发器置0；Q主(n+2)=0 (8)在t6时刻J端信号从“0”变成“1”，对主触发器而言，由于~Q从(n+1)=0被导引到门G7，所以J从“0”到“1”的变化不能通过门G7，因此主触发器的状态仍然稳定不变 (9)在t7时刻，J又由“1”变为“0”，主触发器的状态也不发生变化； (10)t8时，第二个时钟脉冲结束，“主——从”结合，所以触发器状态 Q从(n+2)=Q主(n+2)=0。 * CP=1期间，如果J和K端受到干扰，则可能引起触发器的错误翻转 * tset=0 tHold=twH tPLH=3tpd（也应是4tpd）考虑时钟的反相器的延迟 tPHL=4tpd 下降沿开始到新的状态稳定建立 书中是以对J,K信号的设计要求为主，是设计的强行规定。 如：保持时间，要求是twH，实际上在CP=1期间，J,K变化电路仍可以正常地动作，只不过可能不满足设计要求。 例如：最高时钟频率，就是考虑主、从同步RS的动态特性。 * §5.2 主从触发器 主从RS触发器 主从JK触发器 可以用主从JK触发器构成主从D, T, T’触发器 （参见§5.4所述内容） * §5.2.1 主从RS触发器 电路结构 “ ”表示延迟输出 Q Q R S SD RD 传统符号 CK * §5.2.1 主从RS触发器 工作原理 主从触发：主、从触发器的触发翻转分为两个节拍 主触发器在CP=1期间 和 的状态仍然会随S, R多次翻转 从触发器的翻转在CP由1变0的时刻（CP下降沿，采样主触发器的状态） CP一旦变为0后，主触发器被封锁，其状态不再受R, S影响 从触发器不会多次翻转现象（克服了CP=1期间触发器输出状态可能多次翻转的问题） * §5.2.1 主从RS * §5.2.2 主从JK触发器 讨论：如何避免RS=1造成的不定状态？ RS触发器状态方程： 状态反馈 代入方程 1S 1R CP 主从RS 1S 1R CP 1S 1R CP 1 Q Q CP R S J K Q Q * §5.2.2 主从JK触发器 卡诺图 RS触发器 主从JK触发器 （根据状态方程填写卡诺图） Qn SR 0 1 00 01 11 10 × 1 1 × 1 0 0 0 Qn JK 0 1 00 01 11 10 1 1 1 0 1 0 0 0 1 1 0 0 1 1 1 0 0 1 * §5.2.2 主从JK触发器 电路图符号 特性方程（状态方程）与状态表 状态转移图与激励表 J K Qn+1 0 0 0 1 1 0 1 1 Qn 0 激励表 × × 1 1 × × 0 J K Qn+1 状态表 0 1 0 0 0 1 1 1 Qn 1 0 Qn CP * 又叫作“脉冲触发的触发器” 希望在每个CP（时钟）周期内输出端的状态只能改变一次 * 从触发器状态不会多次翻转，意味着输出状态在一个时钟周期内不会多次翻转。 解决了输出的问题。 * 输出端Q和~Q（从触发器）作为一对附加的控制信号接回到输入端； 这一对 反馈线通常在制造集成电路时已经在内部连好，为了与主从RS区别，输入端记为J,K 代入： J~Q+~(KQ)Q=J~Q+~K