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数字后端设计流程-5 时钟树和复位树综合 时钟树综合的目的： 低skew 低clock latency 第三十一页，共五十三页。 在DC综合时并不知道各个时序元件的布局信息，时钟线长度不确定。 DC综合时用到的线载模型并不准确。 时钟树和复位树综合为什么要放在APR时再做呢？ ！ 数字后端设计流程-6 时钟树和复位树综合 第三十二页，共五十三页。 数字后端设计流程-7 布线 将分布在芯片核内的模块、标准单元和输入输出接口单元（I/O pad）按逻辑关系进行互连，其要求是百分之百地完成他们之间的所有逻辑信号的互连，并为满足各种约束条件进行优化。 布线工具会自动进行布线拥塞消除、优化时序、减小耦合效应、消除串扰、降低功耗、保证信号完整性等问题。 第三十三页，共五十三页。 数字后端设计流程-8 布线 Layer METAL1 pitch = 0.41 Layer METAL2 pitch = 0.46 Layer METAL3 pitch = 0.41 Layer METAL4 pitch = 0.46 Layer METAL5 pitch = 0.41 Layer METAL5 pitch = 0.46 Layer METAL7 pitch = 0.41 Layer METAL8 pitch = 0.96 第三十四页，共五十三页。 数字后端设计流程-8 布线 第三十五页，共五十三页。 数字后端设计流程-8 布线 第一步 全局布线 Global route 进行时，整个芯片会被切割成一块块的global routing cell (GRC)，其目的在于建立一个绕线的蓝图。对于每个GRC，Astro会去计算包含其中且可以使用的wire track，根据这些信息选择绕线要经过的GRC。如图所示，有一个以X为起点Y为终点的连接需要绕线，考虑到blockage和congestion的状况后，选择了变化4、9、14、19、24、23、22、21、16的GRC来绕线。 第三十六页，共五十三页。 数字后端设计流程-9 布线 第二步 布线通道分配 在global route 时已经将信号线分配到每个GRC，而track assignment的功能就是将这些信号线在分配到每个track上，决定每条线要走的路径。Track assignment是以整个芯片为处理单位来作规划，尽量绕出又长又直且via数目最少的绕线。 第三十七页，共五十三页。 数字后端设计流程-10 布线 第三步 详细布线 Detail route的工作主要是将track assignment的DRC violation移除，一次是以一个switch box (SBOX)为单位来进行修复的。SBOX由GRC构成，且每个SBOX的边缘会重叠一个GRC的宽度。 第三十八页，共五十三页。 数字IC设计流程与工具 电子科技大学通信学院111教研室 版权所有 第一页，共五十三页。 Notes 本PPT内容是整个DDC项目组的集体学习研究成果 感谢已经毕业的曾经参与后端项目的师兄师姐，以及各位老师。 闻道有先后，术业有专攻 共同学习，共同进步 大家有问题请直接请教熟悉相应工具的同学。 Tips：可以参考QUATURS II的design flow！！ 第二页，共五十三页。 Contents 基于标准单元的ASIC设计流程 1 数字前端设计(front-end) 2 数字后端设计(back-end) 3 Q A 4 3 教研室ASIC后端文件归档 第三页，共五十三页。 Contents 基于标准单元的ASIC设计流程 1 数字前端设计(front-end) 2 数字后端设计(back-end) 3 Q A 4 3 教研室ASIC后端文件归档 第四页，共五十三页。 基于standcell的ASIC设计流程 数字前端设计。以生成可以布局布线的网表为终点。 数字后端设计。以生成可以可以送交foundry进行流片的GDS2文件为终点。 术语： tape-out—提交最终GDS2文件做加工； Foundry—芯片代工厂，如中芯国际。。。 第五页，共五十三页。 算法模型 c/matlab code RTL HDL vhdl/verilog NETLIST verilog Standcell library 综合工具根据基本单元库的功能-时序模型，将行为级代码翻译成具体的电路实现结构 LAYOUT gds2 基于standcell的ASIC设计流程 布局布线工具根据基本单元库的时序-几何模型，将电路单元布局布线成为实际电路版图 对功能，时序，制造参数进行检查 T