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module voter7(pass,vote); output pass; input[6:0] vote; reg[2:0] sum; integer i; reg pass; always @(vote) begin sum=0; for(i=0;i=6;i=i+1) //for 语句 if(vote[i]) sum=sum+1; if(sum[2]) pass=1; //若超过4 人赞成，则pass=1 else pass=0; end endmodule 习 题 3-10 用循环语句设计一个7人投票表决器。 EDA课后习题答案全文共47页，当前为第31页。 习 题 3-11 Verilog设计一个4位4输入最大数值检测电路。 //Verilog设计一个4位4输入最大数值检测电路 module Maximum_value_detection(Mostlarge,a,b,c,d);//4位4输入最大数值检测电路 output [3:0] Mostlarge; input [3:0] a,b,c,d; wire[3:0]sum1,sum2,sum3; assign sum1=(ab)?a:b; assign sum2=(cd)?c:d; assign Mostlarge=(sum