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通用CortexM处理器结构与工作原理会计学目录第1页/共43页Cortex M3处理器结构图CM3内核嵌套向量中断控制器(NVIC)总线矩阵外部总线调试接口多级存储结构寄存器存储器映射存储器的组织存储格式异常与中断异常的处理方式----中断中断的概念嵌套向量中断控制器的主要性能 Cortex-M3处理器基本结构 第2页/共43页Cortex-M3中央内核基于哈佛架构，指令和数据各使用一条总线（图 2-1）。与Cortex-M3不同，ARM7系列处理器使用冯·诺依曼架构，指令和数据共用信号总线以及存储器。由于指令和数据可以从存储器中同时读取，所以Cortex-M3处理器对多个操作并行执行，加快了应用程序的执行速度。第3页/共43页Cortex-M3 处理器集成了内核和高级系统外设的分级处理器 Cortex-M3 内核哈佛体系结构拥有分支预测功能的三级流水线 Thumb?-2 指令集和传统的 Thumb指令集带有 硬件除法和 单信号周期乘法的ALUCortex-M3 处理器Cortex-M3 内核可配置的中断控制器 总线矩阵先进的调试组件 可选择的 MPU ETM查看大图图 2-1 Cortex-M3处理器架构第4页/共43页Cortex M3处理器结构框透视图逻辑体系工作原理参见 Cortex-M3权威指南.pdf p101第5页/共43页STM32F10x系列微控制器 系统结构课本p27第6页/共43页Cortex M3处理器结构框透视图课本p25说明第7页/共43页STM32F10x系列微控制器 系统结构第8页/共43页STM32F10x系列微控制器 系统结构第9页/共43页 CM3内核程序执行三步曲:取指译码执行第10页/共43页 嵌套向量中断控制器（NVIC） NVIC为低延迟实现异常处理提供了方便。主要有以下特征：可配置1~240个外部中断。可配置优先级位数3~8位。支持电平和脉冲（边沿）中断。可以动态重新分配中断优先级。优先级分组。支持尾链（tail-chaining）中断。进入中断时，处理器状态自动保存，退出中断时状态自动恢复，无额外指令开销 第11页/共43页总线矩阵Cortex-M3处理器集成了一个AMBA AHB-Lite总线来连接系统外设，并降低系统集成的复杂性。总线矩阵支持不对齐的数据访问，使不同的数据类型可以在存储器中紧密衔接可显著降低SRAM的需求和系统成本。总线矩阵将处理器、调试接口连接到外部总线。 第12页/共43页总线矩阵连接到以下外部总线：ICode总线。这是一条32位的AHB-Lite总线，主要用于从指令空间中取指和取向量。DCode总线。这是一条32位的AHB-Lite总线，主要用于从指令空间的数据读写和调试访问。系统总线。这是一条32位的AHB-Lite总线，主要用于从系统空间中取指、取向量、读写数据和调试访问。PPB(私有外设总线)。这是一条32位的APB (v2.0)总线，主要用于从PPB空间读写数据和调试访问。 第13页/共43页私有外设总线有两条： AHB私有外设总线，只用于CM3内部的AHB外设，它们是：NVIC, FPB, DWT和ITM。APB私有外设总线，既用于CM3内部的APB设备，也用于外部设备（ “外部”是对内核而言）。CM3允许器件制造商再添加一些片上APB外设到APB私有总线上，它们通过APB接口来访问。 第14页/共43页调试接口硬件调试解决方案，通过一个传统的JTAG口或一个适合小封装器件的2线串行调试口（SWD），可以获得很高的处理器系统可视度。对于系统跟踪，处理器在数据观察点基础上集成了一个可选的ETM（嵌入式跟踪宏单元），它可以被配置为特定的系统事件触发。为了简化这些系统事件的处理，一个串行观测器（Serial Wire Viewer，SWV）可以通过一个引脚输出标准的ASCII数据流。Flash修补技术，使器件和系统开发者在调试或运行过程中，可以修补从ROM到SRAM或Flash的代码错误，可避免昂贵的重定制 第15页/共43页上图向我们展示了设计的 RTL 层次。其中的两条外设总线：一条72MHZ，一条36MHZ由于 ETM、TPIU、SW/JTAG-DP 和 ROM 表4个组件是可选的，或者它们的实现和使用具有灵活性，因此这 4 个组件位于Cortex-M3 处理器的外面。设计实现可能与图中显示的有所不同。可能的系统实现的选项见下面的 3 个部分：第16页/共43页TPIU的实现选项： 如果您的系统中有 ETM，则会含有 TPIU格式程序，否则就不包含该格式程序。 一个多内核的实现可使用单个或多个 TPIU来跟踪。 ARM TPIU模块可以用兼容 TPIU的指定合作伙伴的 CoreSight 取代。 在生产设备中，TPIU可以