fpga选数据选择器.docVIP

FPGA实验报告 姓名  朱聪聪  学号  39  姓名武帅学号 课  8选  1数据选择器设计 题 名 称 实1、理解数据选择器功能。 验 2、掌握VHDL并行语句中条件信号赋值的格式和用法。 目 的 设计一个8选1数据选择器使其满足以下真值表： 8选1数据选择器真值表 地址码（选择信号） 输出Q A0 A1 A2 0 0 0 D0 0 0 1 D1 0 1 0 D2 0 1 1 D3 设 1 0 0 D4 计 1 0 1 D5 要 1 1 0 D6 求 1 1 1 D7 表一 利用条件信号赋值语句实现8选1数据选择器器功能。 完成设计的仿真，并记录、解析仿真波形。 条件信号赋值语句也是一种并行信号赋值语句。 条件信号赋值语句可以根 设 据不同样的条件将不同样的表达式赋值给目标信号，格式以下： 信号=表达式1WHEN赋值条件1ELSE 计 思 表达式2WHEN赋值条件2ELSE 路 表达式n； LIBRARYIEEE; USEMUX8IS PORT(D:INSTD_LOGIC_VECTOR(7DOWNTO0); A:INSTD_LOGIC_VECTOR(2DOWNTO0); Q:OUTSTD_LOGIC); ENDENTITYMUX8; 设ARCHITECTUREoneOFMUX8IS 计 原BEGINQ=D(0)WHENA=000ELSE 理 图D(1)WHENA