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EDA实验二+含异步清零和同步使能的十进制加减法计数器 EDA实验二含异步清零和同步使能的十进制加减法计数器 一、实验目的 1.了解加减计数器的工作原理。 2.进一步熟悉QUARTUSII软件的使用方法和VHDL输入。 3.熟悉仿真时序设定。 二、实验设备 1.PC机一台; 四、实验内容 完成一个0~99计数器,有四个输入信号:复位reset、使能enable、时钟clk和加减选择sel,三路输出信号:计数值、进位和借位信号。要求每来一个时钟信号,加或减1(sel=‘0’时执行加,sel=‘1’时执行减);计数值为99时再加1,输出进位信号,并且计数值归零;计数值为时再减1,输出借位信号,并