集成电路版图设计实验指导书.docx

集成电路版图设计实验指导书 1 实验一 绘制标准逻辑单元版图 实验目的： 了解集成电路版图设计基本原理；熟悉版图设计软件 cadence virtuoso 的使用。 实验内容： 学习集成电路版图设计基础；学习 cadence virtuoso 基本操作；绘制完成标准逻辑单元版图。 实验原理： 集成电路版图设计是电路系统设计与集成电路工艺之间的中间环节。通过集成电路版图设计，将立体的电路系统转变为二维平面图形。利用版图制作掩模板， 就可以由这些图形限定工艺加工过程，最终还原为基于半导体材料的立体结构。 以最基本的 MOS 器件为例，工艺生产出的器件应该包含源漏扩散区、栅极以及金属线等结构层。按照电路设计的要求，在版图中用不同图层分别表示这些结构层，画好各个图层所需的图形，图形的大小等于工艺生产得到的器件尺寸。正确摆放各图层图形之间的位置关系，绘制完成的版图基本就是工艺生产出的器件俯视图。 器件参数如 MOS 管的沟道尺寸，由电路设计决定，等于有源区与栅极重叠部分的尺寸，如图 1。其他尺寸由生产工艺条件决定，不能随意设定。 图 1 在工艺生产中，相同结构层相连即可导电，而不同结构层之间是由氧化层隔绝的，相互没有连接关系，只有制作通孔才能在不同结构层之间导电。与工艺生产相对应的版图中默认不同图层之间的绝缘关系，因此可以不必画氧化层，却必须画各层之间的通孔。另外，衬底在版图设计过程中默认存在，不必画出。而各个 N 阱、P 阱均由工艺生产过程中杂质掺杂形成，版图中必须画出相应图形。 2 实验步骤： 打开指定电路图，浏览并简单分析电路结构； 为电路新建版图文件； 根据版图基本原理，为电路绘制版图。 （详细内容参考《Cadence virtuoso 使用简介》） 实验报告要求： 应包含对电路功能的简单分析，以及绘制完成的版图图片。 思考题： 观察《Cadence virtuoso 使用简介》中给出的反相器版图，思考为什么把两 MOS 管栅极放在一条直线上，而不是并排放置。 3 实验二 简单数字逻辑模块版图设计 实验目的： 了解集成电路版图设计规则；熟悉版图设计技巧；掌握基于 DIVA 的版图验证方法。 实验内容： 学习版图设计规则、设计方法及相关技巧；学习集成电路版图验证方法；完成指定逻辑电路的版图设计及验证。 实验原理： 图形尺寸， 版图设计过程中所涉及到的所有图形尺寸，一方面由电路设计决定，比如MOS 管的沟道尺寸等器件特性参数；另一方面由工艺生产线提供的 DRC （设计规则）文件决定。DRC 文件设定了包括最小图形尺寸、最小图形间距、图形重叠关系等参数。而不同工艺生产线的 DRC 文件参数不同。整个版图设计过程必须严格按照 DRC 文件的参数设定进行。 源漏共用， 根据 DRC 文件，版图设计中器件之间有最小间隔距离限制，即使相同类型相同参数的器件之间也必须保持最小间距。而MOS 管的结构决定它具有源漏两极可互换的特点。利用这一原理，可以得出源漏共用的设计方法。 所谓源漏共用，指当两个不同的 MOS 管 A、B 属于同一类型（如 PMOS） 时，如果有连接到相同节点的电极（如源极），在版图上就可以将这两个源极画在一起，即两个 MOS 管共用同一个源极。如图 1。 图 1 （a）源漏共用前 （b）源漏共用后源漏共用可以有效缩小版图面积，降低成本。 注意：由于 P 型衬底上，PMOS 管通常制作在 N 阱内，而 N 阱之间最小间 4 距极大，所以普通 PMOS 管的 N 阱也要实现共用。制作在 P 阱内的N 管道理相同。 棒状图设计， 为了方便地从电路中得到最有效的源漏共用版图，可以使用“棒状图设计”，在绘制版图之前先制作一个结构草图。以图 2 所示电路示意图为例，利用棒状图设计制作结构草图，如图 3。 图 2 图 3 因为采用共用区域，所有 P 管紧挨在一起，所有 N 管也紧挨在一起。所以在图中可以用棒状图形代表有源扩散区（按照惯例 P 管在上，N 管在下），细短线代表栅极。显然，A、B、C 三对 MOS 管的有源区相互断开，没有实现源漏共用，如果将某一管源漏翻转，制作如图 4 的结构图，即可实现一处源漏共用。 图 4 在棒状图中，也可以将器件按电路图连接，建立好连接关系示意图，方便绘制版图。 5 实验步骤： 浏览电路，分析电路功能； 制作棒状结构图； 调用 NMOS、PMOS 单元版图，并调整器件尺寸，为电路绘制版图（注意衬底电位的连接）； 利用 DIVA 工具验证版图。 （详细内容参考《Cadence virtuoso 使用简介》） 实验报告要求： 应包含对电路功能的简单分析，绘制完成的版图图片。 6 实验三 模拟电路版图设计 实验目的： 掌握模拟电路版图设计技巧；了解集成电路版图基本布线规则。 实验内容： 学习大尺寸 MOS 管版