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实验三 VHDL 语言设计简单电路 一、 实验目的 1、 学习非门、与门、与非门、或门、或非门、异或门和异或非门的VHDL 描述； 2、 学习 VHDL 的文字规范描述、程序书写方法和 Quartus II 6.0 功能仿真； 二、 实验内容 1、参考教材 3.1.5 节，用 VHDL 分别设计并仿真基本门电路 1 位全加器 f_adder.vhd 和二选一数据选择器 mux21.vhd。分析比较输出的波形仿真图并验证程序的正确性。 三、 实验步骤 1、建立工程 shiyan3_ljj 2、创建 VHDL 文件 3、输入程序 4、设置顶层实体名，进行综合编译 5、进行综合编译 6、建立波形文件，进行波形仿真 7、导入引脚 8 、 设 置 激 励 信 号 9、生成网表 10、仿真 ＿，川＂3nya ＿ ，川＂ 3 n ya | i_hS A 氨 ？ 陌竺a－岭一炮。三 习阪 心 如@ |0 | ? 沪 o|匕|＠|＠|心| I Comp屾 on Report- Flow Summaiy I 色 shiyan3_1jjv. wf I Simulation Report - Simulation... I 为总，总芒扂产纠S imu lat io n Re po rt 邑国 Le g a l No t ice 函国 Flo w S u m m a ry 母 面 Flo w S e 为总，总芒扂产纠 曰 e:l Simu lato r 母 而 S u m m a ry S i mu la t io n W a v e fo r ms S 江 u l at i on mode: Timing MasterTime Bar: | 19 2 ns 业Pointer: Interval Start: | End | ... ... 母 而 S e tt ing s 尪艰炬泛席吵 S imu lat io n W a v 尪艰炬泛席 Na Value 1 ps 10.0 ns 20.0， ns 19.2 ns 30.0 ns 40.0 ns 50.0 ns 60.0 ns 70. 0 ns: 顶e 19. 2 r 1 1 0 1 0B B B B Bi oab c cs金a 1 1 0 1 0 B B B B B i o ab c cs 金a一 母而INI Usa g e n＿金一0-0函 i M n ＿金一0-0 I I Ill ? | III | ? 二 r a g e i s 100 . 00 % s it i ons i ns i mu l at i on is 1841 iyan3_1 j j s. i m. vwf is s aved i n VWF t e xt f o rmat . You c a n c omrp es s it i nt o CVWF f o rma t i n or d er to r e d uc e f i l e 江 ze . For mo. Lll at or was s ucc es s f ul . 0 err or s , 0 war n i ngs 匕马 Wammg A c ntlCa|Wammg 尪皿A Suppressed / 回 ... 立」＝ Locate |