时序管理规划约束.pptVIP

个别时钟约束一衍生时钟设置 第三十页，共四十三页。 输入最大/最小延时 “输入最大延时”约束指定了外部输入路径延时的最差情况。外部延时包含了外部上游器件的tco，加上PCB走线的延时。 外部芯片和fpga使用同相位的时钟信号，因此fpga的输入数据的建立时间需要满足： tsuA≤tclk-input maximum delay “输入最小延时”约束指定了外部输入路径延时的最小情况。 fpga的输入数据的建立时间需要满足： thA ≤ input minimum delay 第三十一页，共四十三页。 * * 时序约束与时序分析 约束的分类 时序约束与时序分析基础 Quartus 工具运行时序分析 设置时序约束的常用方法 第一页，共四十三页。 约束的分类 时序约束：规范设计的时序行为，表达设计者期望满足的时序要求，指导综合和布局布线阶段的优化算法等。 区域与位置约束：用于指定芯片I/O管脚位置以及指导实现工具在芯片指定的物理区域进行布局布线。 其它约束：泛指目标芯片型号、电气特性等约束属性。 第二页，共四十三页。 时序约束与时序分析基础 时序约束的概念：时序约束主要包括周期约束（FFS到FFS，即触发器到触发器）和偏移约束（IPAD到FFS、FFS到OPAD）以及静态路径约束（IPAD到OPAD）等3种。? 附加时序约束的一般策略是先附加全局约束，然后对 快速和慢速例外路径