数电芯片分析和总结.docxVIP

门电路 74LS00 74LS20 1 2 3 4 5 6 7 1 2 3 4 5 6 7 VCC3A3B 3Y 4A 4B 4 V CC 3A 3B 3Y 4A 4B 4Y V CC 2A 2B NC 2C 2D 2Y 14 13 12 1 1 10 9 8 14 13 12 1 1 10 9 8 1A 1B 1Y 2A 2B 2Y GND 1A 1B NC 1C 1D 1Y GND 74LS00 的引脚排列图 74LS20 的引脚排列图 Y ? Y ? (A ? B ? C? D) 组合逻辑电路 编码器 V CCY S V CC Y S Y EX I 3 I 2 I 1 I 0 Y 0 1 6 1 5 14 1 3 1 2 1 1 1 0 9 74HC148 1 2 3 4 5 6 7 8 I 4 I 5 I 6 I 7 S Y 2 Y 1 GND Y 5 74HC148 引脚排列示意图 S为选通输入端，低电平电路工作，高电平则所有的输出端均被封锁 在高电平。 Y ? ? ( I S I ? I 0 1 I ? I 2 3 I ? I 4 5 ? I ? S ) ? 6 7 Y ，为选通输出端，电路工作但无编码输入。 Y s 和 S配合可以实现 S Y ? Y ? EX ? (( I ? I ?I ? I ? I ? I ? I ? I ? S )? ? S )? ? (( I ? I ? I ? I ? I 0 1 2 3 4 5 6 7 0 1 2 3 4 I 5 ? I ? I ) S )? 6 7 为扩展端，低电平时表示电路工作而且有编码输入。 输入：逻辑 0(低电平）有效； 输出：逻辑 0(低电平）有效 用两片 74HC148 接成 16 线-4 线编码器 二－十进制优先编码器 74LS147 VCC VCC NC Y3 I3 I2 I1 I9 Y0 16 15 14 13 12 11 10 74LS147 1 2 3 4 5 6 7 8 I4 I5 I6 I7 I8 Y2 Y1 GND 输入端和输出端都是低电平有效 译码器 3 线-8 线译码器 74HC138 V Y Y Y YCC 0 1 2 3 V Y Y Y Y CC 0 1 2 3 Y 4 Y Y 5 6 Y 0 Y 1 Y Y Y Y 2 3 4 Y Y 5 6 7 16 15 14 13 12 11 Y 10Y 0 1 9Y 2 Y 3 Y 4 Y Y Y 5 6 7 74HC138 74HC138 1 2 3 4 5 6 7 8 A 0 A 1 A 2 S S S 2 3 1 A A A S S 0 1 2 2 3 S 1 Y GND 7 A 0 A 1 A 2 S 2 S 3 S 1 (a) 引脚排列图 A 、A 、A 为二进制译码输入端， (b) 逻辑功能示意图 Y ? ~ Y ? 7 0 为译码输出端（低 电平有效），S 、 S ? 、 S ? 为选通控制端。当 S ＝1、S ? ? S ? ? 0 2 3 2 3 1 1 时， G S 输出高电平 (S=1) ，译码器处于工作状态；当 S 1 ＝ 0 或 23S ? ? S ? ? 1 时，译码器处于禁止状态，所有输出端被封锁在 2 3 高电平。 显示器了解就好 ※课件上都有 数据选择器 集成双 4 选 1 数据选择器 74HC153 V V CC 2 S A 0 2 D 3 2 D 2 D 2 D 2 1 0 2 Y 1 6 15 14 1 3 1 2 1 1 1 0 9 74HC153 1 2 3 4 5 6 7 8 1 S A 1 1 D 3 1 D 2 1 D 1 1D 0 1 Y GND 选通控制端 S为低电平有效，即 S =0时芯片被选中，处于工作状 态；S =1 时芯片被禁止，Y≡0。 加法器 半加器 A A B S 半加器逻辑图 A B ∑ CO CO S ? A B ? AB? A? B CO ? AB S CO 半加器符号 全加器 A A B CI S A B CI S FA CO (b) 曾用符号 CO A B CI S ∑ CO (a) 逻辑图 CI CO (c) 国标符号 组合逻辑电路设计方法 设计步骤并不是一成不变的，有些设计直接给出真值表，就不用进行逻辑抽象；有些逻辑关系比较简单，也可以不经逻辑真值表而直接写出函数式来。 VCC1R 2R 2CLK 2 VCC 1R 2R 2CLK 2K D D 2J 2S 2Q D 16 15 14 13 12 11 10 9 74LS112 1 2 3 4 5 6 7 8 1CLK 1K 1J 1S D 1Q 1Q 2Q GND 74LS112 的引脚图 VCC2R V CC 2R D 2D 2