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本发明提供一种时间数字转换系统,至少包括延时模块、量化模块及数据处理模块;延时模块包括级联的粗延时锁相环和细延时锁相环,量化模块包括一路起始信号量化单元和至少一路终止信号量化单元,起始信号量化单元和终止信号量化单元的电路结构相同,均包括一级初量化电路、二级粗量化电路、同步电路和三级细量化电路。通过本发明提供的时间数字转换系统,解决了现有采用FPGA实现TDC时,因FPGA的本征延时大导致难以达到10皮秒量级精度的问题。
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 114509929 A
(43)申请公布日 2022.05.17
(21)申请号 202210066222.8
(22)申请日 2022.01.20
(71)申请人 芯思原微电子有限公司
地址 230
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