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一种全可综合的时间域模拟数字转换器，包括：依次连接的采样保持电路、电压时间转换电路和时间数字转换电路，其中：采样保持电路将连续时间的电压信号转换为离散时间的电压信号并输出至电压时间转换器；电压时间转换器通过对电容单元进行充电并缓冲生成START信号和STOP信号并输出至时间数字转换器；时间数字转换器根据START信号和STOP信号输出数字信号，实现模拟电压信号转换为数字信号。本发明通过基本的数字逻辑单元搭建全可综合的采样保持电路，电压时间转换电路和时间数字转换电路并组成ADC，使用HDLs语言对
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 116094524 A
(43)申请公布日 2023.05.09
(21)申请号 202310136235.2
(22)申请日 2023.02.20
(71)申请人 上海交通大学
地址 200240
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