数字逻辑---头歌实训作业---Verilog快速入门.pdfVIP

数字逻辑头歌实训作业Verilog快速⼊门 第第 1关关 ：：Verilog描描述述 电电路路模模块块 如有任何不解或者 要答案代码，可在评论区喊话我哦，希望我的答案对你有帮助，点个关注再⾛吧，感谢 ！！！ 本关卡最终答案 ： 实验 ⽬的 熟悉⽤Verilog HDL描述电路模块的基本代码结构，掌握模块开始和结束的关键字，并会对模块名字进⾏合法命名。 实验任务 请在右侧代码窗格中补充完整模块关键字以及合法的模块名字标识符。 请在两⾏星号之间的空⾏上填写代码，切勿改动其它代码 ！！ 1. /********** Begin of blank1 *********/ 2. 3. //please w rite your code here ! 4. 5. /********** End of blank1 ***********/ 相关知识 电路模块 数字逻辑电路以模块 （module）的形式定义，如下图所⽰ ： 标识符的命名规则 1.以字母开头 2.可以包含任何字母和数字以及下划线_ 、美元符号$ 3.区分⼤⼩写 测试说明 请在右侧代码窗格中补充完成Verilog代码，点击右下⽅的评测按钮，平台会对你编写的代码进⾏测试。 第第2关关 ：：Verilog