cadence约束管理器的基本介绍.docx

Cadence 原理图约束治理器的根本使用 约束治理器简介 约束治理器是一个穿插的平台， 以工作薄〔 workbook 〕 和工作表 〔worksheet〕的形式通过用户定义约束治理来治理设计中的各个网络和管脚对。例如掌握某条网络的阻抗值和布线长度等等。约束治理器具有以下功能： 它以数据表格的形式与用户接口，使用户可以快速的猎取，修改和删除用户定义的约束值。 它可以全部的定义的约束进展语法检查。 它供给约束的继承，在高等级对象中定义的约束可以被低等级对象所集成。而且低等级对象可以重定义约束掩盖从高等级对象继承下来的全部约束。 可以产生原理图和 pcb 板关于约束捕获的报告。 2.1 原理图和 pcb 板间约束捕获的同步 原理图和pcb 的约束同步是指在原理图或pcb 中定义或修改的约束在原理图和 pcb 之间可以相互传递的〔原理图到 pcb 或 pcb 到原理图〕。如以以下图 1 所示： 图 1 原理图与 pcb 板约束的同步 3.1 带约束治理的设计流程 带约束治理的设计流程与传统的设计流程相比，其主要包含了约束文件，该约束文件以设计板的名字命名，文件扩展名为.dcf，该文件放在设计板名目下的constraints 名目下。 例如在 E:\KS8695P_DEMO_V100.1 名目下创立了KS8695P_DEMO_V100.1 工程， 设计板的名称为 NETCAMERA ， 那么在E:\KS8695P_DEMO_V100.1\WORKLIB\NETCAMERA\CONSTRAINTS 目下会 产生 netcamera.dcf 约束文件。带约束治理的设计流程如以以下图 2 所示： 图 2 约束使能的设计流程 从原理图导出约束治理到 pcb 在使能约束治理器的设计流程中，candence 会产生 5 个必需发送 pcb 板上的文件： pstchip.dat， pstrxprt.datt， pstxnet.dat， pstcmdb.dat， pstcmbc.dat，其中前 3 个在传统的设计中也会产生，后 2 个是在使能约束治理 器后产生的文件。其中： pstcmdb.dat：包含了在当前设计中关于约束治理的相关信息。在传统的设计流程中，约束治理的信息存储在 pstxnet.dat 文件中，当使能约束治理器切换到带约束治理的设计流程时，约束治理的信息才转存到 pstcmdb.dat 文件中。 pstcmbc.dat：包含了用在 PCB 中的约束治理信息。该文件是当从PCB 到约束信息到原理图时产生的。 注：一旦设计流程切换到带约束治理的设计流程时，设计无法返回到传统的设计流程。 从原理图导出约束治理到 PCB 的步骤如下： 在原理图中选择【File】【 Export Physical】，那么消灭如下界面： 图 3 约束治理原理图导出界面 选中【 Package Design】 ，【Update Allegro Board (Netrev) 】和 【Electrical constrains】〔假设有定义约束治理，系统会自动选中变成灰色不能修改〕复选筐，在【Electrical constrains】中假设选择【overwrites current constraints】选项，意思是用原理图的约束掩盖 pcb 板中约束。假设选择【export changes only】表示仅传递原理图中变更的约束到 pcb。 1) 点击【OK】导出。 从PCB 导出约束治理到原理图 在原理图中选择【file】【Import Physical】，消灭如下界面： 图 4 约束治理原理图导入界面 选择【generate feedback files】【package design】，在【feedback】一栏中选择 allegro pcb edit，在【electrical constraints】一栏中假设选择【import change only】表示设计同步仅仅导入 allegro 中电子约束转变的局部，假设选择【overwrite current constraints】表示掩盖原理图中的电子约束。 1) 点击 OK 进展导入。 启动约束治理器 在原理图中选择【Tools】 【Constraints】 【Edit】，然后消灭以以以下图 5 所示的消息对话筐： 图 5 【constraint manager】对话筐 留意：必需选择 Allegro Design Entry HDL 610 或者 Allegro Design Entry HDL SI 610 才可以获得约束治理器使用授权。 点击【OK】进入约束治理，假设原理图没有开放，那么还会弹出要求开放原理图的消息对话筐，点击【是】进入约束治理器。 约束治理器的界面 进入约束治理器的界面后，