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第1页/共68页EDA实验开发系统第2页/共68页5.1 GW48型EDA实验开发系统原理与使用介绍 5.1.1 系统主要性能及特点 (1) GW48系统设有通用的在系统编程下载电路，可对Lattice、Xilinx、Altera、Vantis、Atmel和Cypress等世界六大PLD公司各种ISP编程下载方式或现场配置的CPLD/FPGA系列器件进行实验或开发。其主系统板与目标芯片板采用接插式结构，动态电路结构自动切换工作方式，含可自动切换的12种实验电路结构模式。 第3页/共68页 (2) GW48系统基于“电路重构软配置”的设计思想，采用了I/O口可任意定向目标板的智能化电路结构设计方案，利用在系统微控制器对I/O口进行任意定向设置和控制，从而实现了CPLD/FPGA目标芯片I/O口与实验输入/输出资源以各种不同方式连接来构造形式各异的实验电路的目的。第4页/共68页 (3) GW48系统除丰富的实验资源外，还扩展了A/D、D/A、VGA视频、PS/2接口、RS232通信、单片机独立用户系统编程下载接口、48 MHz 高频时钟源及在板数字频率计，在其上可完成200多种基于FPGA和CPLD的各类电子设计和数字系统设计实验与开发项目，从而能使实验更接近实际的工程设计。第5页/共68页 5.1.2 系统工作原理 图5.1为GW48系列EDA实验开发系统的板面结构图，图5.2为GW48系统目标板插座引脚信号图，图5.3为其功能结构模块图。图5.3中所示的各主要功能模块对应于图5.1的器件位置恰好处于目标芯片适配座B2的下方，由一微控制器担任。其各模块的功能分述如下。第6页/共68页图5.1 GW48实验开发系统的板面结构图第7页/共68页 图5.2 GW48系统目标板插座引脚信号图 第8页/共68页图5.3 GW48实验开发系统功能结构图 第9页/共68页 (1) BL1：实验或开发所需的各类基本信号发生模块。 (2) BL5：CPLD/FPGA输出信息显示模块。其中包括直通非译码显示、BCD码7段译码显示、8421码7段译码显示、两组8位发光管显示、十六进制输入信号显示指示、声响信号指示等。 (3) 在BL6的监控程序中安排了多达11种形式各异的信息矢量分布，即电路重构软配置。 第10页/共68页 (4) BL3：此模块主要是由一目标芯片适配座以及上面的CPLD/FPGA目标芯片和编程下载电路构成。通过更换插有不同型号目标器件的目标板，就能对多种目标芯片进行实验。 (5) BL6使GW48系统的应用结构灵活多变。实际应用中，该模块自动读取BL7的选择信息，以确定信息矢量分布。 第11页/共68页 5.1.3 系统主板结构与使用方法 如前所述，GW48系统的电路结构是可控的，即可通过控制接口键，使之改变连接方式以适应不同的实验需要。因此，从物理结构上看，实验板的电路结构是固定的，但其内部的信息流在控制器的控制下将发生很大的变化。采用这种“电路重构软配置”设计方案的目的有三个：适应更多的实验与开发项目；适应更多的PLD公司的器件；适应更多的不同封装的FPGA和CPLD器件。系统板面主要部件及其使用方法的说明如下。第12页/共68页 (1) SWG9/SW9：图5.3的BL7主要由图5.1上的SWG9和SW9构成。通过它的选择，能使实验板产生12种不同的实验结构。 (2) B2：这是一块插于主系统板上的目标芯片适配座。对于不同的目标芯片将有不同的适配座。 第13页/共68页 (3) J3B/J3A：如果仅是作为教学实验之用，系统板上的目标芯片适配座无需拔下，但如果要进行应用系统开发、产品开发、电子设计竞赛等开发实践活动，在系统板上完成初步仿真设计后，就有必要将连有目标芯片的适配座拔下插在自己的应用系统上进行调试。图5.2列出了此接口座的连接信号，此接口插座可适用于不同PLD公司的FPGA/CPLD的配置和编程下载，具体的引脚连接方式可参见表5.1。 第14页/共68页 表5.1 在线编程座各引脚与不同PLD公司器件编程下载接口说明第15页/共68页 (4) J2：为并行通信接口，通过通信线与微机的打印机口相连。 (5) 键1～8：为实验信号控制键，它的功能及其与主系统的连接方式随SW9的模式选择而变，使用中需参考5.2节。 (6) 数码1～8/D1～D16：前者是LED数码显示器，后者是发光管，它们的显示方式和连线形式也与SW9的输入码有关，使用中也需参考5.2节。 (7) JP1A/JP1B/JP1C：为时钟频率选择模块。 第16页/共68页 (8) 目标芯片的声讯输出S1：可以通过在JP1B最上端是否插短路帽来选择是否将扬声器接到目标芯片的SPEAKER(图5.2)口上，