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- 2023-07-02 发布于四川
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本发明提供了一种基于高速差分信号的芯片级联方法，所述方法包括：通过差分高速输入接口的高速差分总线将数据输入到总线仲裁模块，由总线仲裁模块判断数据流中的某一部分或者全部是否进入计算单元的存储模块，没有进入本计算单元的继续从差分高速输出接口发出，流向下一个计算单元；进入本计算单元的数据，交由计算引擎模块计算结果，结果数据返回存储模块中，再从差分高速输出接口发送到下一个计算单元；当计算引擎处于计算状态中并没有到达输出结果的这段时间里，该计算单元处于忙碌状态；否则处于空闲状态。
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 113742262 A
(43)申请公布日 2021.12.03
(21)申请号 202010460951.2
(22)申请日 2020.05.27
(71)申请人 合肥
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