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本发明公开了一种减小米勒电容的MOSFET制造方法，采用本方法制造的MOSFET，第二多晶硅(多晶硅栅)下方与外延层(漏端)之间的介质层包括第一氧化层、氮化硅和第三氧化层，而传统方法中多晶硅栅下方与漏端之间的介质层为单一的栅氧化层，显而易见，本方法制造的MOSFET的介质层厚度大于现有技术中的栅氧化层，介质层厚度越大对应的电容值越小，因此本发明的MOSFET的多晶硅栅底部与漏端之间的寄生电容比传统方法较小，降低了作为开关电路时的开关损耗，可适用于高频领域，具有更广的适用范围。
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 113782447 A
(43)申请公布日 2021.12.10
(21)申请号 202111157342.0
(22)申请日 2021.09.30
(71)申请人 深圳市芯电元科技有限公司
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