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数字计时器的设计 纲要：本系统由石英晶体振荡器、分频器、计数器、译码器、LED显示 器和校分电路构成，采纳了中小规模集成芯片。整体方案设计由主体电 路和扩展电路两大多数构成。此中主体电路达成数字钟的基本功能，扩 展电路达成数字计时器的扩展功能，进行了各单元设计，整体调试。多 功能数字计时器能够达成0分00秒-9分59秒的计时功能，并在控制电 路的作用下拥有开机清零、迅速校分、整点报时功能。 重点词：石英晶振器；分频器；计数器；译码器；LED显示器 设计电路的内容和功能要求 1.1设计内容简介 综合运用所学的数字逻辑电路和系统设计的知识，学会在单元电路的基础长进行小型数字系统的设计，提升自己选择器件及解决实质问题的能力。 要求设计一个数字计时器，能够达成0分00秒~9分59秒的计时功能且计时正确，并在控制电路的作用下拥有开机清零、迅速校分、整点报时的功能。 1.2设计功能要求 1）设计一个脉冲发生电路，为计时器供给秒脉冲、为报时电路供给驱动蜂鸣器发声的脉冲信号； 2）设计计时和显示电路，达成0分00秒~9分59秒的计时和显示功能； 3）设计清零电路，拥有开机自动清零的功能，并在任何时候，按 -1- 动清零开关，就能够实现计时器清零； （4）设计校分电路，在任何时候，按下校分开关，能够进行迅速校 分； （5）设计报时电路，使数字计时器从9分53秒开始报时，每隔二 秒发一声，共发三声低音，一声高音；即9分53秒、9分55 秒、9分57秒发低音（频率1KHz）,9分59秒发高音（频率 2KHz）； 6）系统级联调试，将上述电路进行级联达成计时器的全部功能； 7）可增添数字计时器的附带功能，比如数字计时器准时功能、秒 表功能、报整点时数功能等。 设计电路原理框图 图2-1原理框图 电路工作原理及逻辑原理图3.1工作原理 数字计时器是由脉冲发生电路、计时和显示电路、清零电路、校分 -2- 电路和报时电路和其余附带电路等几部分构成的，电路由振荡器、分频 器、计数器、译码器、显示器等元件构成，能够分为。振荡器产生的脉 冲信号经过分频器分频作用后为秒脉冲，秒脉冲送入计数器，计数器计 数并且经过“时”、“分”、“秒”译码器显示时间。校分电路实现对“分” 上数值的控制，而不受秒十位能否进位的影响，报时电路经过1kHz或2kHz的信号和要报时的时间信号进行“与”的运算来实现的定点报时的。 3.2整体电路逻辑图 图3-1整体逻辑图 各单元电路原理及逻辑设计 4.1脉冲发生电路 U13 7 O3 32768Hz O4 5 R1 4 Y1 O5 6 22M O6 O7 14 O8 13 O9 15 O11 1 O12 2 C1 C2 12 O13 3 MR 20pF 10pF CTC 9 11 RS RTC 10 4060 -3-  VCC 2KHz 4 U2B ~1PR 1KHz 2 1D 1Q 5 3 1CLK ~1Q 6 2Hz ~1CLR 174LS74N VCC 图4-1脉冲发生电路图 脉冲发生电路是为计时电路供给计数脉冲的，所以需要产生1Hz的 脉冲信号。采纳石英晶体振荡器和分频器构成。 晶体振荡器是构成数字计时器的核心，它保证了计时的正确及稳固。 这里使用晶振的频率为32768Hz。晶体振荡器的振荡信号的频率与振荡电路中的RC元件的数值没关，所以，这类振荡电路输出的是正确度极高 的信号。晶体振荡器输出频率较高，为了获得1Hz的秒信号输入，需要对振荡器的输出信号进行分频。往常实现分频器的电路是计数器电路， 一般采纳多级二进制计数器来实现。比如，将32768Hz的振荡信号分频为1Hz的分频倍数为32768(215)，即实现该分频功能的计数器相当于15级二进制计数器。 CD4060在数字集成电路中可实现的分频率数最高，并且CD4060 还包括振荡电路所需的非门，使用更为方便。CD4060计数为14级（214） 二进制计数器，能够将32768HZ的信号分频为2Hz。 -4- 4.2计时和显示电路 1 2Q1 2 2Q2  CP clr1 GND U3B 3 74LS00 1Hz clr  U10 1.0k DS1 VCC 3 ~LT G 4 ~BI OG 14 5 ~EL OF 15 F OE E 9 U5A DD OD D 6 10 DC OC C 2 DB OB 11 B K 3Q1 1 12 2 3 DA OA A EN1 1A 7 13 C 7 MR1 1B 4 5 4511 1 1C CP1 6 1D 3Q4 4518 U6 2 CLK 1 ~CLR VCC U11 ~LOAD DS2 9 ~LT 1.0k 3 ENT OG 10 4 ~BI 14 G ENP RCO ~EL OF F 7 15 5 15 2Q1 OE E D QD