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⽤verilogHDL设计⼀个表决器，实现参数化表决功能，可配置为3、5、
7，2K+1⼈表决功能。
⼀、 实验要求：
1、实现参数化表决功能，可配置为3、5、7，2K+1⼈表决功能，多数⼈表决通过则通过（注意多数⼈的判决⽅法）；
2、提交表决器程序和测试程序，观测仿真波形，并对仿真波形做分析，说明设计的正确性。
⼆、实验过程及结果：
1、代码
module voter#(
parameter N = 15//Set a parameter
)
(
input [N-1:0] in,
output pass
);
integer i; //define i
reg [3:0] sum;// sum is at most 15，4 bits wide
always@(in) begin
sum=4b0000;
for(i = N-1;i = 0;i = i-1)
sum = sum + in[i];
end
assign pass = (sum ((N-1) / 2))? 1:0;
endmodule
2、测试代码
`timescale 1ns/1ns
module voter_tb();
parameter CYCLE = 5;
reg [14:0] in;
wire pass;
initial begin
in = 15b000000001111000;
#CYCLE
in = 15b111000001111000;
#CYCLE
in = 15b011111001111000;
#CYCLE
in = 15b001100001111000;
#CYCLE
in = 15b111111001111000;
#CYCLE
in = 15b001100001111000;
#(CYCLE*10)
$stop;
end
voter U1(.in(in),
.pass(pass));
endmodule
3、仿真波形：
如下图所⽰，投票总⼈数为15，当投赞成票⼈数为4时，pass为0，表⽰结果未通过：
如下图所⽰，投票总⼈数为15，当投赞成票⼈数为9时，pass为1，表⽰结果通过：
可通过修改参数使其实现3、5、7，2K+1⼈的表决功能，如下所⽰修改参数为7，则表⽰参与投票的⼈数为7：
parameter N=7;
只需要修改参数值，更新测试程序：
`timescale 1ns/1ns
module voter_tb();
parameter CYCLE = 5;
reg [6:0] in;
wire pass;
initial begin
in = 7b1001000;
#CYCLE
in = 7b0001000;
#CYCLE
in = 7b1111000;
#CYCLE
in = 7b1111000;
#CYCLE
in = 7b1111111;
#CYCLE
in = 7b1111000;
#(CYCLE*10)
$stop;
end
voter U1(.in(in),
.pass(pass));
endmodule
如下图所⽰，投票总⼈数为7，当投赞成票⼈数为2时，pass为0，表⽰结果未通过：
如下图所⽰，投票总⼈数为7，当投赞成票⼈数为4时，pass为1，表⽰结果通过：
由以上波形图可知，设计可实现参数化表决功能，可配置为3、5、7，2K+1⼈表决功能，多数⼈表决通过则通过的设计要求。
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