FPGA实训报告完整版.doc

PAGE PAGE 1 1.FPGA硬件系统设计 1.1 功能要求 利用所给器件：一个8位拨码开关（见图1-1），排针40×1，芯片DAC0832×1, 芯片LM358×1，一个电位器构成硬件电路，实现与FPGA相连，输出正弦波，三角波，锯齿波，方波。 （图1-1） FPGA硬件系统组成（见图1-2） （图1-2） FPGA框架结构由三部分组成： 可编程输入/输出模块I/OB (I/O Block)—— I/OB：位于芯片内部四周，主要由逻辑门、触发器和控制单元组成。在内部逻辑阵列与外部芯片封装引脚之间提供一个可编程接口。 可配置逻辑模块CLB (Configurable Logic Block)——CLB：是FPGA的核心阵列，用于构造用户指定的逻辑功能，不同生产厂商的FPGA器件其不同之处主要在核心阵列。每个CLB主要由查找表LUT（Look Up Table）、触发器、数据选择器和控制单元组成。 可编程内部连线PI (Programmable Interconnect) ——PI：位于CLB之间，用于传递信息。编程后形成连线网络，提供CLB之间、CLB与I/OB之间的连线。 FPGA最小系统简介（见图1-3） （图1-3） 1.3.1 FPGA最小系统板（见图1-4） （图1-4） 1.3.2 下载接口 Alter提供常用的编程连接电缆有4种： （1）Byte Blaster配置电缆 （2）Byte Blaster MV配置电缆 （3）Master Blaster/USB配置电缆（USB – Blaster） （4）Bit Blaster配置电缆 串口连接时编程电缆选择：可以选择Bit Blaster或Master Blaster配置电缆； 并口连接时编程电缆选择：可以选择Byte Blaster或Byte Blaster MV配置电缆； USB连接时编程电缆选择：选择Master Blaster配置电缆。 Byte Blaster MV配置：下载电缆通过PC机并口将编程数据配置到FPGA中，与PC机并口相连的是25针插头，与PCB板相连的是10针插头。提供APS方式和JTAG方式两种下载方式，APS方式用于Cyclone、APEXⅡ、APEX20K、APE X l K、Mercury、Excalibur、FLEXl0K、FLEX8000和FLEX6000等器件的配置；JTAG方式用于编程或配置含有JTAG接口的芯片。 本次实验验选择APS口（如图1-5） （图1-5） FPGA外围电路设计 1.4.1 拨码开关电路设计（如图1-6） （图1-6） 共有8个开关，K1，K2控制波形（正弦波，三角波，锯齿波，方波），K3~K8控制频率变换。 本实验中开关一端与FPGA相连，另一端与电源相连，但是这样做不安全，会影响FPGA，因而在开关与电源之间接一个电阻，实验中用了一个330*8的排阻，电源脚（1）接+3.3V。每个开关流过电流为3.3 ÷330=10mA 。 1.4.2 DAC0832电路设计 1.4.2.1 DAC0832芯片简介 DAC0832是采用CMOS/Si-Cr工艺实现的8位D/A转换器，转换周期为1μs。 该芯片包含8位输入寄存器、8位DAC寄存器、8位D/A转换器。DAC0832中有两级锁存器，第一级即输入寄存器，第二级即DAC寄存器，可以工作在双缓冲方式下。 1.4.2.2 DAC0832芯片框图与引脚图 （如图1-7） （图1-7） 引脚特性： 1.D7～D0：8位数据输入端 2.ILE：输入寄存器锁存允许信号 3.CS#：芯片选择信号 4.WR1#：输入寄存器写信号 5.XFER#：数据传送信号 6.WR2#：DAC寄存器写信号 7.VREF：基准电压，-10V～+10V 8.Rfb：反馈信号输入端 9.IOUT1:电流输出1端 10.IOUT2:电流输出2端 11.VCC：电源 12.AGND：模拟地 13.DGND：数字地 1.4.2.2 DAC0832的三种工作方式 （如图1-8） 双缓冲 单缓冲 直通 （图1-8） 本实验DAC0832的工作方式为直通。 1.4.2.3 FPGA与DAC0832接口电路原理图 （如图1-9） （图1-9） 分析： D7～D0：与FPGA对应接口相连；CS# 、WR1#、WR2#、 XFER#、AGND、DGND相连接地，构成直通工作方式；VREF、VCC、ILE接+5V；IOUT1，IOUT2分别接运放负端，正端；Rfb加一电位器与运放输出相