第四章MOS逻辑集成电路2.pptVIP

CMOS反相器有以下优点： （1）传输特性理想，过渡区比较陡 （2）逻辑摆幅大：VOH=VDD, VOL=0 （3）一般VM位于电源Vdd的中点，即VM=VDD/2，因此噪声容限很大。 （4）只要在状态转换为b——e段时两管才同时导通，才有电流通过，因此功耗很小。静态功耗低 （5）CMOS反相器是利用p、n管交替通、断来获取输出高、低电压的，而不象单管那样为保证VoL足够低而确定p、n管的尺寸，因此CMOS反相器是无比(Ratio-Less)电路。 （6）输入阻抗高（108~1010欧姆） （7）工作电源电压范围宽 （8）散出能力强（但随着所带门数的增多，工作速度下降） （9）热稳定性较好 （10）成本低 （11）动态功耗 当前第59页\共有86页\编于星期六\17点 CMOS反相器（倒相器） 结构与工作原理 CMOS电路的伏安特性 CMOS晶体管的状态 直流特性 瞬态特性 功耗特性 当前第60页\共有86页\编于星期六\17点 瞬态特性公式 主要参数：上升沿瞬态时间（上升时间）tr、下降沿瞬态时间（下降时间）tf和延迟时间（包括tPHL和tPLH），见图4-7 计算CMOS反相器瞬态特性的简化模型 输入信号是理想的方波 不计MOS管本身的驰豫时间 将输出节点的本征电容和寄生电容用电容Cout等效 上升时间：pMOS对Cout充电 下降时间：Cout通过NMOS放电 当前第61页\共有86页\编于星期六\17点 二、CMOS反相器的动态特性 简化模型假设： 把与输出节点相连的所有寄生电容等价为一个负载电容CFET 负载电容定义为CL 当前第62页\共有86页\编于星期六\17点 上升时间 反相器的上升反应时间决定于通过Rp对CL充电的时间 当前第63页\共有86页\编于星期六\17点 下降时间 反相器的下降反应时间决定于通过Rn对CL放电的时间 当前第64页\共有86页\编于星期六\17点 前级反相器的负载电容约为后级反相器的两个晶体管栅电容之和： Cl=Cgp+Cgn=Cox(WpLp+WnLn) 当前第65页\共有86页\编于星期六\17点 饱和区工作的增强型负载反相器 负载管M1处于饱和区 输入高电平时，M2导通，Vout下降；M1工作于饱和区 输入低电平时，M2截止，Vout上升到VDD-VT；M1起上拉作用 输出低电平和两个管 子的长宽比相关 缺点 输出高电平低于VDD 要求k1K2 功耗大 受体效应的影响 当前第27页\共有86页\编于星期六\17点 线性区工作的增强型负载反相器 特点 负载器件的栅接到另一直流电源VGG≥VDD+VT 负载器件工作在线性区 输出波形上沿理想，电路工作速度较高 缺点 要求额外的电源，芯片面积增大 要求k1K2，从而增大了芯片面积 受体效应的影响 当前第28页\共有86页\编于星期六\17点 耗尽型负载反相器 特点（E/D反相器） 以耗尽型NMOS晶体管作为负载 负载器件的栅源短接，当VDSVGS-VT时相当于恒流源作为负载，能获得较快的上升波形 输入低电平时，Vout ≈VDD 输入高电平时，M2导通处于线性区，输出电压很小，但不为零 2K2(VDD-VT2)Vout=K1(VGS-VT1)2 输出特性曲线较好，静态功耗不为零 当前第29页\共有86页\编于星期六\17点 例题（浙大2000年考题） N沟E/DMOS反相器，已知VDD=5V，增强管VT=1V，耗尽管VT=-2伏，电子迁移率：500㎝2/VS。MOS栅氧化层厚度Tox=800埃，ε0εSiO2=3.3X10-13F/㎝，输入高电平VIH等于本级输出高电平VOH，本级输出低电平VOL=0.25V，耗尽管的沟道宽长比为0.5 计算增强管的沟道宽长比（10分） 计算反相器的导通功耗（10分） （1）通过输出低电压的计算公式，得此比值为1 （2）P=IV=IDVDD，得P=0.1mW 当前第30页\共有86页\编于星期六\17点 讨论与总结 静态功耗导致应用的局限性（小规模） 量纲的转换 1埃=10-1纳米=10-4微米=10-7毫米=10-8厘米 迁移率： ㎝2/VS；εax：F/㎝=Q/Vcm；k：A/V2 1mil=25.4um，1inch=1000mil 小结 应用于中小规模IC 结构简单、速度快、工艺简单 功耗大 注意计算题中单位和量纲 当前第31页\共有86页\编于星期六\17点 本节内容 MOS反相器 电阻负载NMOS反相器 采用晶体管作为负载器件的反相器 CMOS反相器 CMOS传输门 当前第32页\共有86页\编于星期六\17点 当前第33页\共有86页\编于星期六\17点 CMOS反相器（倒相器） 结构与工作原理 CMO