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西安交通大学数电实验报告 ——四位智力抢答器 日期：2015年6月15日 目 录 TOC \o 1-3 \h \z \u 一．实验目的 4 二．项目设计概要 4 1. 设计实现的目标 4 2. 整体设计概述 4 3. 项目设计特点 4 三．系统设计方案 5 四．测试结果及分析 9 1. 模拟仿真测试方案： 9 2. 抢答鉴别模块仿真测试波形 9 3. 加分电路模拟仿真测试波形图 9 4. 计时电路模拟仿真测试波形图 10 六．项目总结 11 七．结束语 11  一．实验目的 电子技术专题实验是对“数字逻辑”课程内容的全面、系统的总结、巩固和提高的一项课程实践活动。根据数字逻辑的特点，选择相应的题目，在老师的指导下，由学生独立完成。目的是通过实验使学生掌握数字逻辑电路设计的基本方法和技巧，正确运用QuartusⅡ软件及实验室多功能学习机硬件平台，完成所选题目的设计任务，并掌握数字逻辑电路测试的基本方法，训练学生的动手能力和思维方法。通过实验，一方面提高运用数字逻辑电路解决实际问题的能力，另一方面使学生更深入的理解所学知识，为以后的计算机硬件课程的学习奠定良好的基础。 二．项目设计概要 1. 设计实现的目标 (1) 设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。 (2) 电路具有第一抢答信号的鉴别和锁存功能。 (3) 设置计分电路。 (4) 设置犯规电路。 2. 整体设计概述 整个电子表分为三个主功能模块：抢答鉴别模块QDJB；抢答计时模块JSQ；抢答计分模块JFQ。对于需显示的信息，需增加或外接译码器，进行显示译码。考虑到FPGA/CPLD的可用接口及一般EDA实验开发系统提供的输出显示资源的限制，这里我们将组别显示和计时显示的译码器内设，而将各组的计分显示的译码器外接。 3. 项目设计特点 我们在项目设计过程中采用模块化设计思想，事先制定了模块间的接口方案，使得整个系统的组合变得十分灵活。由于我们在设计时为电子钟和秒表模块中都加入了显示电路，总控模块可分别与之连接组成一个分系统，便于调试。在最终整合时，我们也只需要将两个模块中的显示电路合二为一即可。 三．系统设计方案 电路模块的设计： 抢答模块设计： 抢答器，有A，B，C，D四个输入分别代表四个要抢答的组。CLR信号代表清零信号。清除后表示重新开始新一轮抢答。ZF信号表示主持人信号，表示是否开始抢答。Clk为时钟信号，表示检测是否有人抢答的周期。抢答器用四个上升沿D触发器，并将Q端输出信号送给A1，B1，C1，D1表示四个小组的抢答结果。ALRET信号表示抢答违规。采用四输入或门检测是否有输出信号，若有输出信号，则将clk置为高位不再检测输入。将CLR接入D触发器的清零端，将所有输出清零。检测主持人信号与输出信号是否同时为高，若都为高则表示有人抢答违规。 抢答器电路图如下： （2）加分电路 加分器有RST输入，表示该组加分结束可以进行下一轮加分。ADD输入表示给该组加一分。CHOS[3..0]采用总线输入，表示要加分的组别。将CHOS[3..0]与抢答器的输出相接，某组抢答成功，并答题正确时给该组加一分。加分器共32个输出，从A1[3..0]到D2[3..0]分别用两位十进制数字表示各个小组的当前分数。 加分电路代码： --JFQ.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY JFQ IS PORT(RST: IN STD_LOGIC; ADD: IN STD_LOGIC; CHOS: IN STD_LOGIC_VECTOR(3 DOWNTO 0); AA2,AA1,AA0,BB2,BB1,BB0: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CC2,CC1,CC0,DD2,DD1,DD0: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END ENTITY JFQ ; ARCHITECTURE ART OF JFQ IS BEGIN PROCESS(RST,ADD,CHOS) IS VARIABLE POINTS_A2,POINTS_A1: STD_LOGIC_VECTOR(3 DOWNTO 0); VARIABLE POINTS_B2,POINTS_B1: STD_LOGIC_VECTOR(3 DOWNTO 0); VARIABLE POINTS_C2,POINTS_C1: ST