TestBench基本写法与语法详解.pdfVIP

TestBench基本写法与语法详解 ⼀、TestBench简介 ⼀个完整的设计，除了好的功能描述代码，对于程 的仿真验证是必不可少的。学会如何去验证 ⾃⼰所写的程 ，即如何调试 ⾃⼰的程 是 ⼀件⾮常重要的事情。⽽ RTL 逻辑设计中，学会根据硬件逻辑来写测试程 ，即Testbench 是尤其重要的。 Verilog 测试平台是⼀个例化 的待测 （MUT） 模块，重要的是给它施加激励并观测其输出。逻辑模块与其对应的测试平台共同组成仿真模型，应⽤这个模型可以测试该 模块能否符合 ⾃⼰的设计要求。 编写 TESTBENCH 的⽬的是为了对使⽤硬件描述语⾔设计的电路进⾏仿真验证，测试设计电路的功能、性能与设计的预期是否相符。通 常，编写测试⽂件的过程如下 ： · 产⽣模拟激励 （波形） ； · 将产⽣的激励加⼊到被测试模块中并观察其响应 ； · 将输出响应与期望值相⽐较。 ⼆、完整的 Test bench⽂件结构 通常，⼀个完整的测试⽂件其结构为 `timescale 仿真单位/仿真精度 module Test_ bench() ;//通常⽆输⼊⽆输出 信号或变量声明定义 逻辑设计中输⼊对应 reg 型