EDA技术及应用实验报告四.doc

EDA 技 术 及 应 用 实 验 报 告 PAGE1 / NUMPAGES12  EDA技术及应用 实 验 报 告 实验四 数字频率计的设计 学生姓名 张 志 翔 班级 电子信息工程1203班 学号 12401720522 指导教师 2015.4.28 实验四 数字频率计的设计 一、实验目的 1.掌握VHDL语言的基本结构。 2.掌握VHDL层次化的设计方法。 3.掌握VHDL基本逻辑电路的综合设计应用。 二、实验内容 设计并调试好一个8位十进制数字频率计。要求编写上述8位十进制数字频率计逻辑图中的各个模块的VHDL语言程序，并完成8位十进制数字频率计的顶层设计，然后利用开发工具软件对其进行编译和仿真，最后通过实验开发系统对其进行硬件验证。 三、实验条件 1.计算机一台； 2.Max+PlusII和Quartus II开发工具软件； 3.EDA实验开发箱一台； 4.编程器件： EP3C55U48417 四、实验步骤 1.根据测频控制信号发生器的基本原理编写TESTCTL模块的VHDL程序，并对其进行编译和仿真，初步验证设计的正确性。 2.编写十进制计数器CNT10模块的VHDL程序，并对其进行编译和仿真，初步验证设计的正确性。 3.编写寄存器REG32B模块的VHDL程序，并对其进行编译和仿真，初步验证设计的正确性。 4.完成8位十进制数字频率计的顶层设计，并对其进行编译和仿真，初步验证设计的正确性。 5.利用开发工具软件，选择所用可编程逻辑器件，并对8位十进制数字频率计进行管脚配置。 6.通过下载电缆将编译后的*.pof文件下载到目标器件之中，并利用实验开发装置对其进行硬件验证。 五、实验原理 1.系统设计思路 图1是8位十进制数字频率计的电路逻辑图，它由一个测频控制信号发生器TESTCTL、8个有时钟使能的十进制计数器CNT10、一个32位锁存器REG32B组成。以下分别叙述频率计各逻辑模块的功能与设计方法。 2.VHDL源程序 1)十进制计数器的源程序CNT10.VHD --CNT10.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY CNT10 IS PORT(CLK,CLR,ENA:IN STD_LOGIC; CQ:OUT INTEGER RANGE 0 TO 15; CO:OUT STD_LOGIC); END ENTITY CNT10; ARCHITECTURE ART OF CNT10 IS SIGNAL CQI:INTEGER RANGE 0 TO 15; BEGIN PROCESS(CLK,CLR,ENA)IS BEGIN IF CLR=1 THEN CQI=0; ELSIF CLKEVENT AND CLK=1 THEN IF ENA=1 THEN IF CQI9 THEN CQI=CQI+1; ELSE CQI=0; END IF; END IF; END IF; END PROCESS; PROCESS(CQI)IS BEGIN IF CQI=9 THEN CO=1; ELSE CO=0; END IF; END PROCESS; CQ=CQI; END ARCHITECTURE ART; 2）32位锁存器源程序REG32B.VHD --REG32B.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY REG32B IS PORT(LOAD:IN STD_LOGIC; DIN :IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0)); END REG32B; ARCHITECTURE ART OF REG32B IS BEGIN PROCESS(LOAD,DIN)IS BEGIN IF LOADEVENT AND LOAD=1 THEN DOUT=DIN; END IF; END PROCESS; END ARCHITECTURE ART; 3)信号发生器源程序TESTCL.VHD --TESTCTL.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY TESTCTL IS PORT(CLK:IN STD