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本发明公开了一种SM3杂凑算法的硬件加速方法，具体是设计消息填充模块来完成对输入消息的填充和分组，设计同步FIFO模块解决消息填充分组和消息迭代压缩速率不一致的问题，设计压缩模块完成消息的扩展和迭代压缩。为提高杂凑算法执行效率，本发明将消息扩展和迭代压缩进行并行处理。通过组合逻辑复用的方法，将SM3算法中压缩函数的效率提高了一倍。本发明以较低的电路开销实现了一种高性能的SM3杂凑算法加速电路，在12nm工艺库下频率达到2.5GHZ，吞吐率达到2557.72GB/s，适用于SM3杂凑算法运算速度要
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 116775129 A
(43)申请公布日 2023.09.19
(21)申请号 202210230801.1
(22)申请日 2022.03.08
(71)申请人 北京大学
地址 100871
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