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DDR 原理详解 2016 年05 月06 日17:05:36 dl329 阅读数：28265 更多 个人分类： Hardware 转自：/content/14/0116/16345730642.shtml 首先，我们先了解一下内存的大体结构工作流程，这样会比较容量理解这些参数 在其中所起到的作用。这部分的讲述运用DDR3 的简化时序图。 DDR3 的内部是一个存储阵列，将数据“填”进去，你可以它想象成一张 表格。和表格的检索原理一样，先指定一个行（Row），再指定一个列（Column）， 我们就可以准确地找到所需要的单元格，这就是内存芯片寻址的基本原理。对于 内存，这个单元格可称为存储单元,那么这个表格（存储阵列）就是逻辑 Bank （Logical Bank，下面简称Bank）。 DDR3 内部Bank 示意图，这是一个NXN 的阵列，B 代表Bank 地址编号，C 代表列 地址编号，R 代表行地址编号。 如果寻址命令是B1、R2、C6，就能确定地址是图中红格的位置 目前DDR3 内存芯片基本上都是8 个Bank 设计，也就是说一共有8 个这样的“表 格”。 寻址的流程也就是先指定Bank 地址，再指定行地址，然后指列地址最终的确寻 址单元。 目前DDR3 系统而言，还存在物理Bank 的概念，这是对内存子系统的一个相关术 语，并不针对内存芯片。内存为了保证CPU 正常工作，必须一次传输完CPU 在 一个传输周期内所需要的数据。而CPU 在一个传输周期能接受的数据容量就是 CPU 数据总线的位宽，单位是bit(位)。控制内存与CPU 之间数据交换的北桥芯 片也因此将内存总线的数据位宽等同于CPU 数据总线的位宽，这个位宽就称为物 理Bank （Physical Bank，有的资料称之为Rank）的位宽。目前这个位宽基本 为64bit。 在实际工作中，Bank 地址与相应的行地址是同时发出的，此时这个命令称之为 “行激活”（Row Active）。在此之后，将发送列地址寻址命令与具体的操作 命令（是读还是写），这两个命令也是同时发出的，所以一般都会以“读/写命 令”来表示列寻址。根据相关的标准，从行有效到读/写命令发出之间的间隔被 定义为tRCD，即RAS to CAS Delay （RAS 至CAS 延迟，RAS 就是行地址选通 脉冲，CAS 就是列地址选通脉冲），我们可以理解为行选通周期。tRCD 是DDR 的一个重要时序参数，广义的tRCD 以时钟周期（tCK，Clock Time）数为单位， 比如tRCD=3，就代表延迟周期为两个时钟周期，具体到确切的时间，则要根据 时钟频率而定，DDR3-800，tRCD=3，代表30ns 的延迟。 图中显示的是tRCD=3 接下来，相关的列地址被选中之后，将会触发数据传输，但从存储单元中输出到 真正出现在内存芯片的 I/O 接口之间还需要一定的时间（数据触发本身就有 延迟，而且还需要进行信号放大），这段时间就是非常著名的 CL（CAS Latency， 列地址脉冲选通潜伏期）。CL 的数值与 tRCD 一样，以时钟周期数表示。 如 DDR3-800，时钟频率为 100MHz，时钟周期为 10ns，如果 CL=2 就意味 着 20ns 的潜伏期。不过CL 只是针对读取操作。 由于芯片体积的原因，存储单元中的电容容量很小，所以信号要经过放大来保证 其有效的识别性，这个放大/驱动工作由S-AMP 负责，一个存储体对应一个S- AMP 通道。但它要有一个准备时间才能保证信号的发送强度（事前还要进行电压比较 以进行逻辑电平的判断），因此从数据I/O 总线上有数据输出之前的一个时钟上 升沿开始，数据即已传向S-AMP，也就是说此时数据已经被触发，经过一定的驱 动时间最终传向数据I/O 总线进行输出，这段时间我们称之为 tAC （Access Time from CLK，时钟触发后的访问时间）。 图中标准CL=2，tAC=1 目前内存的读写基本都是连续的，因为与CPU 交换的数据量以一个 Cache Line （即CPU 内Cache 的存储单位