实验四 D触发器.docVIP

PAGE PAGE 6 本科学生综合性实验报告 学号 114090317 姓名 李明旭 学院 物电学院 专业、班级 11电子 实验课程名称 电子设计自动化（EDA实验） 教师及职称 罗永道 副教授 开课学期 2013 至 2014 学年 下 学期 填报时间 2014 年 05 月 云南师范大学教务处编印 实验序号 4 实验名称 D触发器 实验时间 201 实验室 同析3栋楼114 一．实验预习 实验目的: (1) 掌握D触发器的工作原理； (2) 掌握VHDL编程语言的使用，学习基本时序元件的VHDL表达； 实验原理、实验流程或装置示意图： 最简单、最常用、最具代表性的时序元件时D触发器，它是现代数字系统设计中最基本的底层元件，甚至是ASIC设计的标准单元。JK和T等触发器都可以由D触发器构建而来。D触发器的描述包含了VHDL对时序电路的最基本和经典的表达方式，同时也包含了VHDL许多最具特色的语言现象。 具有边沿触发性能的D触发器（图4-1），只有当上升沿到来时，其输入的Q的数值才会随输入口D的数据而改变，在这里我们称之为更新。 图4-1 D触发器模块图 在试验中的VHDL代码中，条件语句的判断表达式“clkevent and clk=1” 是用于检测时钟信号CLK的上升沿，即如果检测到CLK的上升沿，此表达式将输出TRUE。因此这也可称为边沿敏感表达式。 关键词EVENT是信号属性函数，也包含在IEEE库的std_logic_1164程序包。用来获得信号行为信息的函数称之为信号属性函数。VHDL通过通过以下表达式来测定某信号的跳变（变化）情况： 信号名`EVENT 短语“CLK EVENT”就是对CLK标示符的信号在当前的一个极小的时间段δ内发生事件的情况进行检测。所谓发生事件，就是CLK在其数据类型的取值范围内发生变化，从一种取值变到另一种取值（或电平方式）。如果CLK的数据类型定义为STD_LOGIC，则在δ时间段内，CLK从其数据类型允许的9种值中的任何一个值向另一值跳变，如由0变成1、由1变成0或由Z变成0，都认为发生了事件，于是次表达式将输出一个布尔值TRUE，否则FALSE。 实验设备及材料 装有QuartusII软件的电脑一台 实验方法步骤及注意事项 实验方法步骤： （1）打开计算机； （2）打开Quartur II软件，编写和调试实验代码，然后进行试验仿真。 注意事项： 实验过程中认真分析实验原理编写代码，防止书本、书包等物品与实验设备接触，以免造成不必要的麻烦。 二．实验内容 实验现象与结果 （1）D触发器VHDL实验代码： library ieee; use ieee.std_logic_1164.all; entity dff1 is port (clk,d:in std_logic;--输入输出管脚定义 q:out std_logic); end ; architecture bhv of dff1 is signal q1:std_logic; begin process(clk,q1) begin if clkevent and clk=1--检测到CLK上升沿后，次表达式将输出TRUE，执行q1=d then q1=d; end if; end process; q=q1; end bhv; （2）编译报告为： （3）其仿真波形如下所示： （4）RTL图为： （5）符号图为： 对实验现象、实验结果的分析及其结论 通过Quartus II软件的顺利编程，实现了D触发器的VHDL设计，从功能仿真图中可以看到，当CLK上升沿到来时，其输入的Q的数值才会随输入口D的数据而改变。 对于同步时序逻辑电路，因为时钟脉冲对电路的控制作用，所以无论输入信号时电平信号还是脉冲信号，对电路引起的状态响应都是相同的。 而对于异步时序逻辑电路，电路中没有统一的时钟脉冲信号同步，电路状态的改变是外部输入信号变化直接作用的结果；在状态转移过程中，各存储元件的状态变化不一定发生在同一时刻，不同状态的维持时间不一定相，并且可能出现非稳定状态。对输入信号的形式有所区分，输入电平信号与脉冲信号，对电路引起的状态响应是不同的。 教师评语及评分： 签名： 年 月 日