原创力文档- 1、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。。
- 2、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击 这里二次下载。
- 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
- 4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
- 5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
- 6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
- 7、VIP文档为合作方或网友上传，每下载1次， 网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
实 验 报 告
课程名称：
FPGA设计及应用
实验项目：
一位二进制全加器
实验时间：
2013年4月1日
实验班级：
xxxx
总 份 数：
1份
指导教师：
李豪彦
电子与信息 学院 工业中心 实验室
二〇一三 年 四 月 一 日
广东技术师范学院实验报告
学院：
电子与信息学院
专业：
电子信息工程
班级：
xxxxx
成绩：
姓名：
xxxxx
学号：
xxxxxxxx
组别：
组员：
实验地点：
工业中心
实验日期：
2013年4月1日
指导教师签名：
预习情况
操作情况
考勤情况
数据处理情况
实验 一 项目名称： 一位二进制全加器
一、全加器的VHDL语言：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;（定义元件库）
ENTITY vf_adder IS
PORT (ain,bin,cin:IN BIT;
cout,sum:OUT BIT);
END ENTITY vf_adder;（实体说明：全加器有三个输入端，两个输出端）
ARCHITECTURE one OF vf_adder IS
SIGNAL d,e,f: BIT;
BEGIN
d=ain AND bin;
e=ain XNOR (NOT bin);
f=e AND cin;
cout= f OR d;
sum= e XNOR (NOT cin);
END ARCHITECTURE one;（结构体：根据逻辑公式得出两个输出端的值）
二、进行全加器的编译：
通过将VHDL文件进行保存，与存为项目之后，即可进入编译状态。
上图为编译成功的结果，当然在一开始编译的过程中会出现一些比较常见的错误，比如文件还没有被定义，此时我们应该在工作栏中的文件中选择该文件，如下图的vf_adder点击右键选择set as Top_Level Entity,再进行编译就可以了。
三、波形仿真：
编译成功后就可以进入波形仿真
首先，要建立一个波形文件，如右图所示：选中vector Waveform File,建立文件。
其次，将所有的输入输出端拉进波形文件里面：
然后，设置好三个输入端的状态，设定波形仿真的类型，这一个步骤很重要，如果没有做的话，仿真出来的波形就不正确了，如下图所示，选择设置菜单,
在设置菜单中，选中simulator将会弹出如下图的窗口，选中Functional这一个选项，点击OK即可进行仿真。
先进行Generate Functional Simulation Netlist
,
在进行波形仿真，即可得到下一页的图形。
由上图波形与全加器的真值表相对应可得知这个全加器的VHDL语言的变成是正确的，能够得到正确的结果。
ain
bin
cin
cout
sum
0
0
0
0
0
0
0
1
0
1
0
1
0
0
1
0
1
1
1
0
1
0
0
0
1
1
0
1
1
0
1
1
0
1
0
1
1
1
1
1
文档评论（0）