可编程式逻辑器件设计试验报告实验一 38译码器 昆明理工大学.docVIP

PAGE PAGE 1 昆明理工大学信息工程与自动化学院学生实验报告 （ 2012———2013 学年 第 2 学期 ） 课程名称：可编程逻辑器件 开课实验室：信自楼504 2013年3 月22日 年级、专业、班 计科102班 学号 201010405 姓名 成绩 实验项目名称 一、38译码器 指导教师 江虹 教师评语 该同学是否了解实验原理： A.了解□ B.基本了解□ C.不了解□ 该同学的实验能力： A.强 □ B.中等 □ C.差 □ 该同学的实验是否达到要求： A.达到□ B.基本达到□ C.未达到□ 实验报告是否规范： A.规范□ B.基本规范□ C.不规范□ 实验过程是否详细记录： A.详细□ B.一般 □ C.没有 □ 教师签名： 年 月 日 一、实验目的 1、熟悉Quartus Ⅱ环境 2、设置和仿真 二、实验内容 设计一个3线-8线译码器，真值表如表1所示： （１）设置使能控制端，低电平有效。 （２）输出高电平有效。　 （３）采用Verilog语言的文本输入方式。 （4） 进行功能仿真与验证。 *说明：本例采用门级描述和行为描述两种方式。两种方式描述均能完成设计要求。 三、实验原理 四、实验方法 采用文本编辑法，利用Verilog HDL语言描述。由下面的代码实现： 1 门级描述(程序如下) //Gate-level description of a 3-to-8line decoder (Figure 1) module _3to8decode(A1,A2,A3,E,Y); input A1,A2,A3,E; //定义输入信号 output[7:0] Y; //定义输出信号 wire A1not,A2not,A3not,Enot; //定义电路内部节点信号 not n1(A1not,A1), //非门调用 n2(A2not,A2), n3(A3not,A3), n4(Enot,E); and n5(Y[0],A3not,A2not,A1not,Enot), //与门调用 n6(Y[1],A3not,A2not,A1,Enot), n7(Y[2],A3not,A2,A1not,Enot), n8(Y[3],A3not,A2,A1,Enot), //与门调用 n9(Y[4],A3,A2not,A1not,Enot), n10(Y[5],A3,A2not,A1,Enot), n11(Y[6],A3,A2,A1not,Enot), n12(Y[7],A3,A2,A1,Enot); endmodule 2 行为描述(程序如下) module _3to8decode(Y,E,A); output[7:0] Y; //输出信号 input[2:0] A; //输入信号 input E; //输入使能 assign Y=(E==0)?(1‘b1A):8’ Endmodule *说明:该程序放在Quartus II 的安装目录“C:\altera\80\quartus”的decode文件夹下。如未建立该工作目录，请先将程序_3to8decode.v文件放在“C:\altera\80\quartus\decode”目录下。下面的具体步骤都是以该安装目录建立工程。请按照“#”后的步骤操作。 五、运行及仿真结果 六、实验总结和体会 这是本门课程的入门试验，试验相对比较简单，主要是熟悉Quartus Ⅱ环境，其实这个基础性的试验没有想象的那么容易，经过了一节课的学习使用、与老师、同学讨论解决试验中发现的问题，最终我对Quartus Ⅱ软件有了初步的了解，并用它对本次试验进行仿真。对软件的环境及运行步骤有了了解和熟悉。 同时通过这次试验我还认识到了学习计算机，对软件的入门学习是很重要的，以后的学习工作中，我们会遇到很多的新东西，而我们需要在最短的时间来接受一个新的工作平台、运行软件。这对以后我的学习工作打下了一定的基础。