循环冗余校验模块设计实验报告.docVIP

EDA实验报告书 姓名xxx 学号xxxxxxx 实验时间xxx 课题名称 循环冗余校验(CRC)模块设计 实验目的 1.设计一个数字传输中常用的校验\纠结模块; 2.循环冗余校验CRC模块; 3.学习使用FPGA期间完成数据传输中的差错控制. 设计要求 1.生成多项式 2.信息位为8位二进制码组。 3.按照理论分别形成发送模块和接收模块。 其中，发送模块中需要引入输入使能和输出标识。 接收模块中需要引入输入使能和输出反馈标识。 设计思路 本设计完成8位信息加16位CRC校验码发送、接收，由两个模块构成，CRC校验生成模块（发送）和CRC校验检错模块（接收），采用输入、输出都为并行的CRC校验生成方式。 设计原理图及源程序 发送模块： LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; USE ieee.std_logic_arith.ALL; ENTITY hh IS PORT (clk : IN std_logic; sdata : IN std_logic_vector(7 DOWNTO 0); datald : IN std_logic