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出题率最⾼的30道FPGA⾯试题及其答案 1.什么是同步逻辑和异步逻辑？ 同步时序逻辑电路的特点：各触发器的时钟端全部连接在⼀起，并接在系统 时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变 后的状态将⼀直保持到下 ⼀个时钟脉冲的到来，此时⽆论外部输⼊ x 有⽆变化，状态表中的每个状态都是稳定 的。异步时序逻辑电路的特 点：电路中除可以使⽤带时钟的触发器外，还可以使⽤不带 时钟的触发器和延迟元件作为存储元件，电路中没有统⼀的时钟，电路状态的 改变由外 部输⼊的变化直接引起。 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 2.同步电路和异步电路的区别： 同步电路：存储电路中所有触发器的时钟输⼊端都接同⼀个时钟脉冲源，因⽽所有触发 器的状态的变化都与所加的时钟脉冲信号同步。 异步电路：电路没有统⼀的时钟，有些触发器的时钟输⼊端与时钟脉冲源相连，这有这 些触发器的状态变化与时钟脉冲同步，⽽其他的触发器的状态变化不与时钟脉冲同步。 3.时序设计的实质： 电路设计的难点在时序设计，时序设计的实质就是满⾜每⼀个触发器的建⽴/保持时间 的⽽要求。 4.建⽴时间与保持时间的概念？ 建⽴时间：触发器在时钟上升沿到来之前，其数据输⼊端的数据必须保持不变的时间。 保持时间：触发器在时钟上升沿到来之后，其数据输⼊端的数据必须保持不变的时间。 5.为什么触发器要满⾜建⽴时间和保持时间？ 因为触发器内部数据的形成是需要⼀定的时间的，如果不满⾜建⽴和保持时间，触发器 将进⼊亚稳态，进⼊亚稳态后触发器的输出将不稳定，在 0 和 1 之间变化，这时需要 经过⼀个恢复时间，其输出才能稳定，但稳定后的值 并不⼀定是你的输⼊值。这就是为 什么要⽤两级触发器来同步异步输⼊信号。这样做可以防⽌由于异步输⼊信号对于本级 时钟可能不满⾜ 建⽴保持时间⽽使本级触发器产⽣的亚稳态传播到后⾯逻辑中，导致亚 稳态的传播。 （⽐较容易理解的⽅式）换个⽅式理解 ：需要建⽴时 间是因为触发器的 D 段像⼀个锁存器在接受数据，为了稳定的设置前级门的状态需要⼀段稳定时间 ；需要保 持时间是因为在时钟沿到来之 后，触发器要通过反馈来所存状态，从后级门传到前级门 需要时间。 6.什么是亚稳态？为什么两级触发器可以防⽌亚稳态传播？ 这也是⼀个异步电路同步化的问题，具体的可以参考《EDACN 技术⽉刊。 亚稳态是指触发器⽆法在某个规定的时间段内到达⼀个可以确认的状态。使⽤两级触发 器来使异步电路同步化的电路其实叫做“⼀步同位器”，他只能⽤来对⼀位异步信号进 ⾏同步。两级触发器可防⽌亚稳态传播的原理 ：假 设第⼀级触发器的输⼊不满⾜其建⽴ 保持时间，它在第⼀个脉冲沿到来后输出的数据就为亚稳态，那么在下⼀个脉冲沿到来 之前，其输出 的亚稳态数据在⼀段恢复时间后必须稳定下来，⽽且稳定的数据必须满⾜ 第⼆级触发器的建⽴时间，如果都满⾜了，在下⼀个脉冲沿到来 时，第⼆级触发器将不 会出现亚稳态，因为其输⼊端的数据满⾜其建⽴保持时间。同步器有效的条件：第⼀级 触发器进⼊亚稳态后的恢复 时间 + 第⼆级触发器的建⽴时间 = 时钟周期。更确切地 说，输⼊脉冲宽度必须⼤于同步时钟周期与第⼀级触发器所需的保持时间之和。 最保险 的脉冲宽度是两倍同步时钟周期。 所以，这样的同步电路对于从较慢的时钟域来的异 步信号进⼊较快的时钟域⽐较有效，对于进⼊ ⼀个较慢的时钟域，则没有作⽤ 。 7.系统最⾼速度计算（最快时钟频率）和流⽔线设计思想 ： 同步电路的速度是指同步系统时钟的速度，同步时钟愈快，电路处理数据的时间间隔越 短，电路在单位时间内处理的数据量就愈⼤。假设 Tco 是触发器的输⼊数据被时钟打 ⼊到触发器到数据到达触发器输出端的延时时间 ； Tdelay 是组合逻辑的延时 ；Tsetup 是 Ｄ触发器的建⽴时间。假设数据已被时钟打⼊ D 触发器，那么数据到达第⼀个触发器 的Ｑ输出端需 要的延时时间是 Tco，经过组合逻辑的延时时间为 Tdelay，然后到达第⼆ 个触发器的 Ｄ端，要希望时钟能在第⼆个触发器再次被稳定地打 ⼊触发器，则时钟的延 迟必须⼤于 Tco ＋Tdelay ＋Tsetup，也就是说最⼩的时钟周期 Tmin =Tco ＋Tdelay ＋ Tsetup，即最快的时钟频 率 Fmax=1/Tmin。FPGA 开发软件也是通过这种⽅法来计算系 统最⾼运⾏速度 Fmax。因为 Tco 和Tsetup 是由具体的器件⼯艺决定 的，故设计电路 时只能改变组合逻辑的延迟时间 Tdelay，所以说缩短触发器间组合逻辑的延时时间是 提⾼