同或门版图课程设计报告报告.docxVIP

WORD 格式整理.. WORD 格式整理. . . .专业知识分享. .专业知识分享. . . 合肥工业大学 课 程 设 计 设计题目：CMOS 结构同或门版图 学生姓名：陈鑫欣 学 号专业班级：微电子学 07-02 班 指导师：汪 涛 茂 杨依忠 2010 12 月 15 日 目录 一、电逻辑功能 3 、电逻辑图 错误！未定义书签。 、真值表与表达式 错误！未定义书签。 、线图 错误！未定义书签。 、ERC 验证 4 二、版图设计 5 、总体版图以及DRC 验证 5 、Cmos 反相器 6 、版图制作说明 错误！未定义书签。 三、同或门版图设计的LVS 验证 8 四、同或门版图设计问题讨论 9 五、结论 11 一、电逻辑功能 、电逻辑图 、真值表与表达式 (1)表达式 （2）真值表 A B Q 1 1 1 0 0 1 1 0 0 0 1 0 、线图 、ERC 验证 ERC： Electrical Rules Check 电气规则检查，主要是对电原图的电学法则进测试，通常是按照用户指定的物、逻辑特性经。 通常在电原设计完成之后，网表文件生成之前，设计者需要进电气法测试。其任务是用软件测试用户设计的电，以找出人为的疏忽，测试完成之后，系统还将自动生成 各种可能错误的报告， 同时在电原 图的相应位置上记号，以进修正。 通过电逻辑图设计与之功能一样的电图如图 2.2 所示，然后将此电图通过九天软件绘制出来，电图连接好后， 再对其进标注， 如输入、输出端口， 然后进 ERC 验证直到没有错误为止，如图 2.3 所示，然后对其进网表生成 。 二、版图设计 、总体版图以及 DRC 验证 当给定电原图设计其版图时，必须根据所用的工艺设计规则，时刻注 意版图同一层上以及同层间的图形大小及相对位置关系。 然而对于版图设计初学者来说，第一次设计就能全面考虑各种设计规则是可能的。 为此，需要借助版图设计工具的在线设计规则检查（DRC）功能来及时发现存在的问题。 根据电逻辑图以及线图在九天软件上绘制与之对应的版图， ，将基本的版图绘制好之后，再对版图的输入、输出端口进标注，以及电源线和地线， 一就绪之后再对版图进验证， 查找其中的错误，并对其进修改直到没有错误为止如附录所示。 、Cmos 反相器 图 3.2 CMOS 反相器 图 3.3 传递特性曲线 当输入电压为 高时，PMOS 因其栅压栅压等于 0 而截止，而 NMOS 导通，此时输出电压 为低电平而接近 0.相反，当输入电压为低时，NMOS 和 PMOS 管分别关断和导通。产生高电平输出电压。论那种逻辑状态，联在 高电平和地之间的这两个晶体管中总有一个处于非导通状态。 、版图制作说明 宽规则 （ F F1） 多边形的最小宽（在制版时，所有的线形会转换为多边形）是一关键尺寸， 它定义制造工艺的极限尺寸。 宽小于某一特定值， 那么制造工艺就无法保证可靠地制造连续的连接和连线，就有可能在该层上产生开现象。 间距规则 间距规则指的是两个多边形之间的最小距离。一般来说，间距规则可以用来避免在两个多边形之间形成短。 间距规则但应用于同一层上的多边形， 也应用于同层之间和同情况下的多边形和结构。 交叠规则 交叠规则为一个多边形与另一个多边形之间相交叠或相包裹的最小尺寸限制。如，属层与通孔或接触孔交叠。 使用同层上的多边形来制造某种结构， 放置多边形的预期位置与实际位置之间就很可能会出现偏差。对某些分层来说，多边 形间的偏差可能会导致电连接出现希望有的开或短。 三、同或门版图设计的 LVS 验证 LVS 检查即 Layout Versus Schematics。是一种用使版图和逻辑图相对照， 检查各项连接和设计是否与原图一致。 从几何描述提取电信息的方式称作电提取或 Circuit Extraction，电提取软件将集成电的几何定义文件扩展 为一层一层的几何图形和其布局的描述，经过对此描述的扫描可找出所有晶体管和电的连接。 电提取程序的结果是一个网表。 网表是一组语， 用这些语 来定义电的元件 （如晶体管或门）和它们的连接。单独的晶体管则只出与其 相连的节点。重要的是， 通过这样提取的电还可与设计者原始设计的电进 比较，以发现同之点，一旦有差异存在，就必定存在着错误。 在进三输入与或门版图设计的 LVS 验证之前，必须保证版图设计的 ERC、DRC 验证没有错误，才能进验证，验证之前先将 LDC 对话框程序的几命 根据自己前面所做的版图以及电图进一定的修改 : 第 43 ，要将之改为版图名，即画版图前所命的名。 第 62 ，将之改为库名。 第 63 ，将之改为网表名，即画好电图后，生成网表，并且确定的名字，如 lzq.cdl； 第 64 ， 将之改