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2023-11-25 发布于北京
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Jacinto 7 LPDDR4 电路板设计和布局指南.pdf

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目录 Application Note Jacinto 7 LPDDR4 电路板设计和布局指南摘要本应用报告包含的材料适用于 Jacinto7 处理器电路板设计的 LPDDR4 接口。内容 1 概述3 1.1 支持的电路板设计3 1.2 通用电路板布局指南3 1.3 PCB 堆叠4 1.4 旁路电容器 4 1.5 速度补偿6 2 LPDDR4 电路板设计和布局指南7 2.1 LPDDR4 简介7 2.2 受支持的 LPDDR4 器件的实现7 2.3 LPDDR4 接口原理图 7 2.4 兼容的 JEDEC LPDDR4 器件11 2.5 放置 11 2.6 LPDDR4 禁止区域12 2.7 网类别12 2.8 LPDDR4 信号端接12 2.9 LPDDR4 VREF 布线 13 2.10 LPDDR4 VTT 13 2.11 CK 和 ADDR_CTRL 拓扑 13 2.12 数据组拓扑 14 2.13 CK 和 ADDR_CTRL 布线规格15 2.14 数据组布线规格 16 2.15 通道、字节和位交换 17 3 LPDDR4 电路板设计仿真 17 3.1 电路板模型提取 17 3.2 电路板模型验证 17 3.3 S 参数检查17 3.4 时域反射法 (TDR) 分析 17 3.5 仿真完整性分析 18 3.6 设计示例24 4 修订历史记录 28 插图清单图 2-1. 32 位单列 LPDDR4 实现8 图 2-2. 32 位双列 LPDDR4 实现9 图 2-3. 16 位单列 LPDDR4 实现 10 图 2-4. DRA829/LPDDR4 放置示例 11 图 2-5. DRA829 的 LPDDR4 禁止区域示例 12 图 2-6. LPDDR4 CK 拓扑13 图 2-7. LPDDR4 ADDR_CTRL 拓扑/分支信号13 图 2-8. LPDDR4 ADDR_CTRL 拓扑/点对点信号 13 图 2-9. LPDDR4 DQS 拓扑 14 图 2-10. LPDDR4 DQ/DM 拓扑14 ZHCAAN8E – SEPTEMBER 2022 – REVISED MAY 2023 Jacinto 7 LPDDR4 电路板设计和布局指南 1 Submit Document Feedback English Document: SPRACN9 Copyright © 2023 Texas Instruments Incorporated 商标