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第4章 存储器 主讲 刘仁芬 第４章 存 储 器 4.1 概 述 磁表面存储器： 磁带 软磁盘 4.2 主存储器 要求： CPU通过BHE和A0来控制按字节还是字进行访问存储器 CPU按字节访问和按字访问的地址范围是多少？ CPU按字节访问时需分奇偶体，且最大64KB为系统程序区，与其相邻的64KB为用户程序区。写出每片存储芯片所对应的二进制地址码。 画出对应上述地址范围的CPU与存储芯片的连接图。 (2)画出各个区域的地址码及选择存储芯片 4.3 高速缓冲存储器 4.4 辅助存储器 五、光盘存储器 1. 概述 采用光存储技术 采用非磁性介质 采用磁性介质 第一代光存储技术 第二代光存储技术 不可擦写 可擦写 2. 光盘的存储原理 只读型和只写一次型 可擦写光盘 热作用（物理或化学变化） 热磁效应 利用激光写入和读出 作业：设 CPU 有 20 根地址线，8 根数据线。 并用 IO/M 作访存控制信号。RD 为读命令， WR 为写命令。现有 2764 EPROM ( 8K × 8位 ), 外特性如下： 用 138 译码器及其他门电路（门电路自定）画出 CPU和 2764 的连接图。要求地址为 F0000H~FFFFFH , 并 写出每片 2764 的地址范围。 … D7 D0 CE OE CE 片选信号 OE 允许输出 PGM 可编程端 PGM … A0 A12 M0 地址 0 4 … … 4n－4 M1 1 5 … … 4n－3 M2 2 6 4n－2 M3 3 7 4n－1 … … … … 地址译码 体号 体内地址 体号 (2) 低位交叉 各个体轮流编址 低位交叉的特点 在不改变存取周期的前提下，增加存储器的带宽 时间 单体 访存周期 单体 访存周期 启动存储体 0 启动存储体 1 启动存储体 2 启动存储体 3 设四体低位交叉存储器，存取周期为T，总线传输周期为τ，为实现流水线方式存取，应满足 T ＝ 4τ。 连续读取 4 个字所需的时间为 T＋(4 －1)τ (3) 存储器控制部件（简称存控） 易发生代码 丢失的请求源，优先级 最高 严重影响 CPU 工作的请求源， 给予 次高 优先级 控制线路 排队器 节拍 发生器 Q Q CM 来自各个请求源 … 主脉冲 存控标记 触发器 3.高性能存储芯片 (1) SDRAM (同步 DRAM) 在系统时钟的控制下进行读出和写入 CPU 无须等待 (2) RDRAM 由 Rambus 开发，主要解决 存储器带宽 问题 (3) 带 Cache 的 DRAM 在 DRAM 的芯片内 集成 了一个由 SRAM 组成的 Cache ，有利于 猝发式读取 一、概述 1. 问题的提出 避免 CPU “空等” 现象 CPU 和主存（DRAM）的速度差异 缓存 CPU 主存 容量小 速度高 容量大 速度低 程序访问的局部性原理 2. Cache 的工作原理 (1) 主存和缓存的编址 主存和缓存按块存储 块的大小相同 B 为块长 ~ ~ ~ ~ … … 主存块号 主存储器 0 1 2m－1 字块 0 字块 1 字块 M－1 主存块号 块内地址 m位 b位 n位 M块 B个字 缓存块号 块内地址 c位 b位 C块 B个字 ~ ~ ~ ~ … … 字块 0 字块 1 字块 C－1 0 1 2c－1 标记 Cache 缓存块号 (2) 命中与未命中 缓存共有 C 块 主存共有 M 块 M C 主存块 调入 缓存 主存块与缓存块 建立 了对应关系 用 标记记录 与某缓存块建立了对应关系的 主存块号 命中 未命中 主存块与缓存块 未建立 对应关系 主存块 未调入 缓存 (3) Cache 的命中率 CPU 欲访问的信息在 Cache 中的 比率 命中率 与 Cache 的 容量 与 块长 有关 容量越大命中率越高？容量大,命中率高,成本高 容量太小，需要进行主存和cache频繁的交换信息，形成抖动现象。 容量太大，当超过临界值，也不会提高多少性能。 不是越大越好！ h=Nc/(Nc+Nm) (3) Cache 的命中率 块长越大命中率越高？ 一开始随着块的增大命中率会提高，但不是越大越好！ 一般每块可取 4 ~ 8 个字 块长取一个存取周期内从主存调出的信息长度 CRAY_1 16体交叉 块长取 16 个存储字 IBM 370/168 4体交叉 块长取 4 个存储字 （64位×4 =