SoC技术原与应用..pptxVIP

SoC技术原理与应用;第八章HGSOC平台解决方案的测试与验证;8.1引言;EDA厂商都推出了针对SoC测试的解决方案和工具，如MentorGraphics公司的SeamlessCVE和Synopsys公司的Eagle。同时，一些仪器仪表生产厂家也纷纷推出了专门针对SoC/IP测试的产品，如安捷伦

（Agilent）公司的93000SoC测试系列平台，主要包括高速测试、多接脚、特殊内存组件的测试，以及PLL、ADC、DAC、specialI/O、Bluetooth与WLAN组件测试等，该平台针对基于32位CPU核的SoC而设计的，符合IEEEP1500标准，其所具备的功能与升级弹性，让IC设计业者可视其目前的需要来选用适当的测试模块，将来随着市场与技术的发展，在现有的平台架构上增添不同的升级模块，以因应未来测试需求。

在HGSOC芯片测试与验证中，我们采用了多种SoC系统测试和验证技术。;8.2HGSOC芯片验证方法;试，速度较快，并可查出模块功能的错误。仿真测试是ASIC及FPGA设计中广泛使用的传统技术，在HGSOC芯片模块测试中，我们采用了Synopsys公司的VCS工具对其进行功能验证。采用Verilog代码编写实现被测模块的TestBench，以C语言实现各种TestVectors（测试向量或测试激励），模拟HGSOC芯片的实际工作环境，对HGSOC芯片各个模块和端口的功能和时序进行

测试。通过观察HGSOC芯片的输出信号波形和输出数据，验证其是否能够正常工作。其中，由于ARM7TDMI核是成熟可靠的IP核，以及项目时间和人力原因，对ARM7TDMI核不做完整的测试和验证，通过ARM7TDMI核执行软件指令产生的各种信号，作为测试其它外围模块的激励源或信号源。;¨软/硬件协同验证：这是专门针对SoC设计的验证方法，原理是将软件和硬件通过一个虚拟接口连接起来，在同一环境下，能够对软件和硬件同时进行测试。对软件而言，相当于具有了一个硬件运行平台，可以提早开始进行软件的开发调试；对硬件而言，软件起到激励源或信号源的作用，能够验证复杂的硬件功能，其中有些是采用HDL难以描述的。软/硬件协同验证可以极大地提高SoC的开发效率，在HGSOC芯片设计中，我们采用了目前比较成功的协

同验证工具——MentorGraphics公司的SeamlessCVE其运行平台是Sun工作站、ARM7TDMI仿真核、XRAY_ARM7TDMI嵌入式软件调试工??和C语言编

译工具等，在此主要是进行硬件模块及其驱动程序

的协同验证。;（1）时序验证;¨仿真效率低：因为仿真用的是门级网表，节点数呈指数级增长，同时延迟的计算也消耗了大量的CPU资源。

¨需要大量的测试向量，以保证有效的故障覆盖率，从而耗费了大量的人力资源和时间。

¨有可能发生Layout后的时序不满足导致多次反复。;针对动态时序仿真存在的问题，SoC设计中目前较为流行的是静态时序分析方法。所谓静态时序分析，是独立于电路功能，通过路径计算延迟总和，并比较相对于预定义时钟的延迟，从而判断电路的每一路径的延时是否满足设计约束。静态时序分析工具可识别的时序故障数比仿真工具多得多，主要包括：建立/保持和恢复/移出检查；最小/最大跳变；时钟脉冲宽度和时钟畸变；门级时钟的瞬间脉冲检测；总线竞争与总线悬浮错误；不受约束的逻辑通道。此外，一部分静态时序分析工具还能计算经过导通晶体管、传输门和双向锁存的延迟、约束性冲突、异步时钟域和某些瓶径逻辑的识别与分类。静态时序分析方法在不依赖于仿真向量的条件下，对所有时序路径进行错误分析，能够满足VDSM百万门级芯片设计的要求，其分析速度比仿真工具要快几个数量级。;在HGSOC设计中，使用SynopsysVCS仿真工具完成模块级动态时序验证，对于全芯片系统采用SynopsysPrimeTime工具，该工具将静态时序分析和静态串扰分析相结合，可以精确地对由串扰引起的信号时序偏离进行建模和计算，从而提供了可解决VDSM信号完整性问题的方案。PrimeTime的使用，将大大缩短验证时间，提高芯片设计的成功率。

（3）形式验证（FormalityVerification）

当RTL代码经综合生成网表，或插入扫描链，或经过布局布线后，必须保证所得到的网表与上一个操作步骤的设计要求是一致的。传统的方法是采用门级仿真来给予确认，但是对于大规模的ASIC来说，需;要大量的测试向量和仿真时间，并且无法确保测试的完整性。形式验证技术是EDA行业公认的在未来IC及SoC测试验证领域最为有效、最具前途的一项技术，该技术能够解决关键的验证问题，并能增加功能覆盖率，同时可极大地缩短达到目标