使用PLD应对产品上市时间和设计灵活性的限制.pdfVIP

变化迅速的市场需求驱使越来越多的系统设计者在他们的嵌入式解决方案中使用

PLD来缓解产品上市时间的压力以与设计灵活性需求。该市场传统上由ASSP和ASIC所

主宰。而PLD过去一直被认为是高成本、高功耗的方案。但是，随着摩尔定律的继续生

效使PLD的单位成本不断下降，在诸如通信、计算、外设、工业、医疗、消费和汽车等

大批量应用中，PLD的灵活性、可编程性和加快上市的固有优点成为可行的ASIC和ASSP

替代方案。而且硅工艺和设计优化使PLD可用于广泛的低功耗应用。

上市时间与设计灵活性

随着市场需求迅速变化，产品快速上市显得比过去更加关键。最可行的解决方案是缩

短开发周期以缓解上市时间的压力。可编程逻辑可使设计者达此目的。图1以基于两者的

产品开发周期的比较，说明PLD产品如何有助于新产品的引入。

另外，由于产品生命周期的缩短，ASSP的固定功能特性无法满足产品变化的需求。

越来越多的设计者在他们的产品中使用可编程逻辑，通过修改PLD设计和重构器件执行

新的操作以开发新功能和标准品。使用可编程逻辑，设计者可以在引入产品时提供几个不

同的版本，以与能在现场对产品进行任意的更新，而无需额外的工程计划并能降低成本。

生产成本

一般会使用PLD来实现产品原型，然后用ASIC进行量产。然而ASIC开发过程需要

很长的开发周期和非常高的一次性工程费用（NRE）。因此，问题就变成到底是用ASIC

的投资回报好还是用PLD的投资回报好。（90nm或更先进）工艺的进步使得PLD制造

商缩小了与ASIC之间的大批量价格差距。10万片与以上的128个宏单元或更小的超低

密度PLD的批量单价大约为1.5美元。

使用CPLD和FPGA进行设计需要考虑静态功耗和动态功耗。在大多数电池供电的

应用中，为了延长电池的寿命，待机或静态电流是最关键的参数。大多数应用中，瞬态大

电流只是短暂的（例如用手机交谈时）。而大多数时间内处于待机状态的手机几乎不消耗

电能。在系统中进行设计优化可以进一步降低功耗。

图产品开发周期

1:

低密度、低功耗CPLD

.

对于较小的设计，例如总线接口、桥接和手持设备（见图2），使用低功耗、基于闪

存的CPLD能提供更低成本的低到超低密度的解决方案。

对于功耗敏感型应用，Lattice半导体公司的ispMACH4000Z（Z表示零功耗）CPLD

能提供相当好的低功耗解决方案。

图用进行设计

2:LatticeispMACH4000ZPMP

由于可从多个供应商那里选择众多的器件，因此完全理解设计需求变得尤为重要。下

列准则有助设计者选择合适的CPLD：

1.静态和动态功耗的预算是多少？

2.为了向桥接和接口应用提供总线宽度，所需I/O和逻辑的比值是多少？

3.该应用的最佳密度和封装是什么？

4.输出所需的电压容差是多少？

5.所需的时序裕度是多少？

6.所选的器件是否现场可编程的，以与开发工具是否容易使用？

7.有哪些安全性的要求？

不同CPLD供应商有不同的规范和要求，因此选择合适的器件取决于哪些参数对设计

是关键的。表1为该器件为匹配设计要求而提供的一组规范。

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表1

中密度PLD设计的低功耗解决方案

高密度设计需要基于查阅表(LUT)的PLD，例如FPGA或者交叉式PLD器件。这些

器件能够提供更多的嵌入式的功能、更大的存储器、更高速度、用于时序管理的PLL和

DLL、DSP以与串行连接。采用LUT结构，FPGA可以满足这些设计要求，提供更大的

设计灵活性。

大多数基于LUT的FPGA没有“零功耗”选择。但是系统设计者可以在系统的某些工作

周期中关闭器件以降低功耗。图3给出了非易失FPGA的快速电源冷启动是如何降低总功

耗的。上电之后能迅速地获取逻辑功能的非易失器件对这些应用是理想的。另一方面，基

于SRAM的FPGA耗费大部分工作周期用于配置。