浮点数计算方法.pptVIP

得ｘ÷ｙ的商q＝0.1101，余数为r＝0第95页，讲稿共164页，2023年5月2日，星期三上面的笔算过程可叙述如下：1.判断ｘ是否小于ｙ？现在ｘｙ,故商的整数位商“0”,ｘ的低位补0,得余数r0。2.比较r0和2－1ｙ,因r02－1ｙ,表示够减,小数点后第一位商“1”,作r0－2－1ｙ,得余数r1。3.比较r1和2－2ｙ,因r12－2ｙ,表示够减,小数点后第二位商“1”,作r1－2－2ｙ,得余数r2。4.比较r2和2－3ｙ,因r22－3ｙ,不够减,小数点后第三位商“0”,不作减法,得余数r3(＝r2)。5.比较r3和2－4ｙ,因r32－4ｙ,表示够减,小数点后第四2位商“1”,作r3－2－4ｙ,得余数r4,共求四位商,至此除法完毕。第96页，讲稿共164页，2023年5月2日，星期三在计算机中小数点是固定的，不能简单地采用手算的办法。为便于机器操作，使“除数右移”和“右移上商”的操作统一起来。事实上机器与人运算过程不同，人会心算一看就知道够不够减。但机器却必须先作减法，若余数为正才知道够减；若余数为负才知道不够减。不够减时必须恢复原来的余数以便再继续往下运算。这种方法称为恢复余数法。要恢复原来的余数，只要当前的余数加上除数即可。但由于要恢复余数，使除法进行过程的步数不固定，因此控制比较复杂。实际中常用不恢复余数法又称加减交替法。其特点是运算过程中如出现不够减则不必恢复余数，根据余数符号，可以继续往下运算，因此步数固定，控制简单。早期计算机中，为了简化结构，硬件除法器的设计采用串行的1位除法方案。即多次执行“减法—移位”操作来实现，并使用计数器来控制移位次数。由于串行除法器速度太慢，目前已被淘汰。第97页，讲稿共164页，2023年5月2日，星期三不恢复余数除法即加减交替法的实现方式：设被除数为：ｘ除数为：ｙ1.[x–y]补=[x]补+[-y]补若：x–y0则商数为1，并进行第二步减，即：[x–y]补－(2－1y)若：x–y0则商数为0，还原减法操作，在进行第二步减，即：[x－(2－1y)]补＝[x]补+[-(2－1y)]补上面过程也就是：[x–y＋y－(2－1y)]补＝[x–y]补＋[y－(2－1y)]补＝[x–y]补＋[(2－1y)]补步骤2同理，从而用加减交替法实现除法操作。第98页，讲稿共164页，2023年5月2日，星期三2.4.2并行除法器

1.可控加法/减法(CAS)单元和阵列乘法器非常相似，阵列式除法器也是一种并行运算部件，采用大规模集成电路制造。与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种多样形式，如不恢复余数阵列除法器，补码阵列除法器等等。先介绍可控加法/减法(CAS)单元，它将用于并行除法流水逻辑阵列中，它有四个输出端和四个输入端。当输入线P＝0时，CAS作加法运算；当P＝1时，CAS作减法运算。逻辑结构图：第99页，讲稿共164页，2023年5月2日，星期三第100页，讲稿共164页，2023年5月2日，星期三CAS单元的输入与输出的关系可用如下一组逻辑方程来表示：Si＝Ai⊕(Bi⊕P)⊕CiCi＋1＝(Ai＋Ci)·(Bi⊕P)＋AiCi(2.32)当P＝0时，方程式(2.32)就等于我们前面学习的一位全加器(FA)的公式：Si＝Ai⊕Bi⊕CiCi＋1＝AiBi＋BiCi＋AiCi当P＝1时，则得求差公式：Si＝Ai⊕Bi⊕CiCi＋1＝AiBi＋BiCi＋AiCi(2.33)其中Bi＝Bi⊕1。第101页，讲稿共164页，2023年5月2日，星期三在减法情况下，输入Ci称为借位输入，而Ci＋1称为借位输出。为说明CAS单元的实际内部电路实现，将方程式(2.32)加以变换，可得如下形式：Si＝Ai⊕(Bi⊕P)⊕Ci