EDA实验报告31十六进制7段数码管显示译码设计1 - 工学.docxVIP

l的时序仿真波形图可见，当数码管显示到“71”即对应的十六进制

l的时序仿真波形图可见，当数码管显示到“71”即对应的十六进制F时，计数值清零（rst0=0‘’）

调节范

cout产生进位信号2.每一次计数对应数码管不同的显示译码输出，由顶层文件nt7segtop.vhd

法，完成十六进制计数器和7段数码显示译码电路设计2.层次化设计，建立顶层文件，完成十六进制7段数码显

EDA技术与应用实验报告

姓名实验题目

实验目的

实验原理

学号专业年级电子信息工程

十六进制7段数码显示译码设计

1.学习7段数码显示译码设计和硬件验证

2.通过VHDL语言设计7段数码显示译码电路，进一步掌握层次化设计方法

1.数字系统中的数据处理和运算都是二进制的，输出表达为十六进制数。为了满足十六进制数的译码显示，可利用译码程序在FPGA/CPLD中来实现

2.输出信号LED_7seg的7位分别接数码管的7个段

a-b-c-d-e-f-g(-h)，高位在左，低位在右（如果有小数点，增加h段）。由于使用的是共阴极数码管，各个段接高电平时发光，低电平不亮。

实验内容

实验步骤

实验一：十六进制7段数码显示译码设计

1.用VHDL文本输入方法，完成十六进制计数器和7段数码显示译码